Fabrication des circuits

Fabrication des circuits Remerciements Rappels sur les semiconducteurs Composants élémentaires associées (diode, transistor), Vitesse de fonctionnement, consommation et performances. F Dupont; Ainsi que M Angenieux ; M. Boylestad ; M. ashelsky ; M. Hervé. Michaël Beuve / LIRIS / UCB Lyon1 1 Michaël Beuve / LIRIS / UCB Lyon1 2 Plan du cours Fabrication des circuits Rappels sur les semiconducteurs Composants élémentaires associées Diode Transistor Mémoire Connexions et boitiers Vitesse de fonctionnement, consommation et performances. Modèle orbital Orbites électroniques e de valence oyau e de conduction Michaël Beuve / LIRIS / UCB Lyon1 3 Michaël Beuve / LIRIS / UCB Lyon1 4

Tableau périodique des éléments Atome de Silicium «isolé» 4 électrons de valence eutralité électrique noyau écranté: 4 e 4 e = 4 e 4 électrons sur la couche périphérique Michaël Beuve / LIRIS / UCB Lyon1 5 Michaël Beuve / LIRIS / UCB Lyon1 6 Réseau cristallin Semiconducteur intrinsèque Semiconducteur Bande de valence saturée (8 e ) Ec Ev Bande de conduction 1,2 ev (Si) λ g =1,1µm Bande de valence Semiconducteur Porteurs libres si apport d énergie Michaël Beuve / LIRIS / UCB Lyon1 7 Michaël Beuve / LIRIS / UCB Lyon1 8

Dopage par donneur (type ) Bilan de porteurs (dopage ) Ec iveau donneur Ev D typique 10 15 at/cm 3 total = 10 22 at/cm 3 5 e de valence (P, As, Bi) 5 e (neutralité) Ec iveau donneur Ev MAJORITAIRES () n = D Bilan des porteurs libres n i Minoritaires () p = p i 10 15 >>> 10 10 1 électron «libre» Michaël Beuve / LIRIS / UCB Lyon1 9 Michaël Beuve / LIRIS / UCB Lyon1 10 Dopage par accepteur (type P) Ec iveau accepteur Ev 1 «trou» A typique 10 15 at/cm 3 total = 10 22 at/cm 3 3 e de valence (B, Al, Ga, in) 3 e (neutralité) Plan du cours Fabrication des circuits Rappels sur les semiconducteurs Composants élémentaires associées (diode, transistor), Diode Transistor Mémoire Vitesse de fonctionnement, consommation et performances. Michaël Beuve / LIRIS / UCB Lyon1 11 Michaël Beuve / LIRIS / UCB Lyon1 12

Michaël Beuve / LIRIS / UCB Lyon1 13 La jonction P (diode) diffusion des porteurs libres P Diffusion Recombinaisons de paires électrontrou P Michaël Beuve / LIRIS / UCB Lyon1 14 Fabrication d une diode à jonction P P Jonction P Michaël Beuve / LIRIS / UCB Lyon1 15 Le wafer Germe Si fondu Monocristal de Si Silicium très pur et «monocristallin» Sciage, polissage Tirage Michaël Beuve / LIRIS / UCB Lyon1 16 Réalisation de la jonction P (Silicium «pur») Couche épitaxiale de Oxydation ( O 2 ) Résine photosensible

Réalisation de la jonction P Réalisation de la jonction P Rayonnement UV Masque du dessin à réaliser Résine photosensible Oxydation ( O 2 ) Résine insolée polymérisée Couche épitaxiale de (Silicium «pur») Michaël Beuve / LIRIS / UCB Lyon1 17 Michaël Beuve / LIRIS / UCB Lyon1 18 Report du masque Gravure du O 2 Résine insolée polymérisée O 2 Solvant Dessin reporté sur la résine résistante à l acide O 2 Acide fluorhydrique Fenêtre dans le O 2 pour le dopage sélectif Résine insolée polymérisée Couche épitaxiale de Couche épitaxiale de (Silicium «pur») (Silicium «pur») Michaël Beuve / LIRIS / UCB Lyon1 19 Michaël Beuve / LIRIS / UCB Lyon1 20

Dopage sélectif P Dopage sélectif P Premier «caisson» A Implantation d ions accepteur Résine masquage insolation nettoyage gravure décapage dopage O 2 dopé P intrinsèque dopé dopé P intrinsèque (Silicium «pur») (Silicium «pur») Michaël Beuve / LIRIS / UCB Lyon1 21 Michaël Beuve / LIRIS / UCB Lyon1 22 La puce prête à mettre en boîtier Quelques exemples de circuits intégrés Dépôt d or (après masquage) dopé dopé P Prise de contact après découpage Passivation intrinsèque Michaël Beuve / LIRIS / UCB Lyon1 23 Michaël Beuve / LIRIS / UCB Lyon1 24

Michaël Beuve / LIRIS / UCB Lyon1 25 Plan du cours Fabrication des circuits Rappels sur les semiconducteurs Composants élémentaires associées (diode, transistor), Diode Transistor Mémoire Vitesse de fonctionnement, consommation et Vitesse de fonctionnement, consommation et performances. performances. Michaël Beuve / LIRIS / UCB Lyon1 26 1948 Le transistor 1960 Les premiers «C.I.» 1970 Le microprocesseur 1980 Le «PC» 1990 Débuts d internet 2000 L explosion des télécom mobiles 2010 Le réseau «global» très haut débit? Quelques repères Michaël Beuve / LIRIS / UCB Lyon1 27 P P Le transistor bipolaire Emetteur Base Collecteur PP PP P P Michaël Beuve / LIRIS / UCB Lyon1 28 Emetteur Base Collecteur P P P Le transistor bipolaire

Réalisation technologique Le transistor MOSFET Base Dopage faible Emetteur Dopage fort FET = Field Effect Transistor Catégorie de transistor monopolaire Commande par le champ appliqué entre la grille (G) et la source (S) du courant entre la source (G) et le drain (D) (Silicium «pur») P intrinsèque Collecteur Dopage moyen Base «mince» MOS = Métal Oxyde Semiconducteur Couche d isolant => faible courant d entrée Utilisé notamment dans les mémoires (USB ) Sa consommation moindre que celle du transistor bipolaire et sa tenue en tension meilleure Sensible au chargement et un peu lent Michaël Beuve / LIRIS / UCB Lyon1 29 de Cyril BUTTAY Michaël Beuve / LIRIS / UCB Lyon1 30 Le transistor MOS à appauvrissement Le transistor MOS à appauvrissement Source Grille Drain Source Grille Drain Contact ohmique Métal Contact ohmique Métal Oxyde (isolant) Oxyde (isolant) Canal Canal P P V GS = 0 et V GS >0 Courant depuis la source vers le drain par le canal ote : existence d une saturation si la tension entre le drain et la grille devient trop forte En effet, à partir d'une tension de drain supérieure à la tension de grille (moins la tension de seuil), les électrons disparaissent au voisinage du drain, le courant sature. I D V DS Michaël Beuve / LIRIS / UCB Lyon1 31 Michaël Beuve / LIRIS / UCB Lyon1 32

Le transistor MOS à appauvrissement Le transistor MOS à enrichissement Contact ohmique Source Grille Métal Drain Contact ohmique Source Grille Métal Drain Oxyde (isolant) Oxyde (isolant) Canal «pincé» V GS < 0 P I D V GS >0 possible Pas de canal initial P Pas de courant source drain V p V GS Michaël Beuve / LIRIS / UCB Lyon1 33 Michaël Beuve / LIRIS / UCB Lyon1 34 Contact ohmique Le transistor MOS à enrichissement Source Grille Métal Drain Inverseur MOS à résistance I D V DD R V GS =9v V GS =8.5v V GS =8.5v V GS =7v Oxyde (isolant) V GS V DS V GS =6v V GS =5v V GS =3v P 1 v 5 v 10 v V DS V GS V GS > 0 => accumulation de porteur prés de l isolant => Création d un canal induit => Génération d un courant source drain à partir d un seuil I D V GS Transistor MOSFET à enrichissement 10v 7v 3v V T V DS Michaël Beuve / LIRIS / UCB Lyon1 35 Michaël Beuve / LIRIS / UCB Lyon1 36

Inverseur CMOS I D V GS =9v V D D V GS =8v V GS =7v V S V V GS =<6 e 1 v 5 v 10 v Vv DS V GS 10v I D 7v V GS =0v 6v Blocage des 2 Transistors V DS V T Plan du cours Fabrication des circuits Rappels sur les semiconducteurs Composants élémentaires associées (diode, transistor), Diode Transistor Mémoire Vitesse de fonctionnement, consommation et performances. V DS Michaël Beuve / LIRIS / UCB Lyon1 37 Michaël Beuve / LIRIS / UCB Lyon1 38 Mémoire Mémoire ensemble de mots de bits 1 bit = Une coordonnée = 1 n ligne (mot) 1 n colonne (bit du mot) Ecriture Mémoire Dynamic Random Access Memory (DRAM) Hautes densités Besoin rafraichissement toutes les 10100 ns (fuite du condensateur) Sélection du mot Lecture Michaël Beuve / LIRIS / UCB Lyon1 39 Michaël Beuve / LIRIS / UCB Lyon1 40

Mémoire Static random access memory (SRAM) Pas besoin de rafraichissement Faibles densités Bascules à transistors MosFet Plan du cours Fabrication des circuits Rappels sur les semiconducteurs Composants élémentaires associées (diode, transistor), Diode Transistor Mémoire Vitesse de fonctionnement, consommation et performances. Michaël Beuve / LIRIS / UCB Lyon1 41 Michaël Beuve / LIRIS / UCB Lyon1 42 Longueur des interconnexions sur la puce Les principaux effets des interconnexions 30 000 l(m ètr es) 25 000 20 000 15 000 10 000 5 000 0 1997 1999 2001 2003 2006 2009 2012 année τ Retard Rebonds dépassements échos A Atténuation Déformation Michaël Beuve / LIRIS / UCB Lyon1 43 Michaël Beuve / LIRIS / UCB Lyon1 44

Les interconnexions à tous les niveaux iveau 0, sur la puce Local : l < 1 mm ; R > 500 Ω/m Intermed. : 3 à 4 mm ; R > 100 Ω/m Global : l < 10 à 20 mm ; R < 100 Ω/m Michaël Beuve / LIRIS / UCB Lyon1 45 Michaël Beuve / LIRIS / UCB Lyon1 46 iveau 1 La connexion par bonding filaires iveau 1 Montage de la puce A C.I. C.I. B C C.I. C.I. D A Wire bonding B TAB C Direct D Bump Flip chip L (ph) 10003000 5002000 < 10 < 100 C (ff) "1050" 2040 < 1 < 10 R (mω) 30100 1350 <1 "26" Continuité électromagnétique O Faible Excellente Bonne Michaël Beuve / LIRIS / UCB Lyon1 47 Michaël Beuve / LIRIS / UCB Lyon1 48

iveau 1, le boîtier (packaging) iveau 1,5 le Multi Chip Module Michaël Beuve / LIRIS / UCB Lyon1 49 Michaël Beuve / LIRIS / UCB Lyon1 50 Multi Chip Module Le niveau 1,5 200x300 mm 20x30 mm 1 Carte 1 Multichip module Michaël Beuve / LIRIS / UCB Lyon1 51 Michaël Beuve / LIRIS / UCB Lyon1 52

iveau 1,5 iveau 1,5 Intégration 3D Michaël Beuve / LIRIS / UCB Lyon1 53 Michaël Beuve / LIRIS / UCB Lyon1 54 Plan du cours La loi de Moore Fabrication des circuits Rappels sur les semiconducteurs Composants élémentaires associées (diode, transistor), Diode Transistor Mémoire Vitesse de fonctionnement, consommation et performances. Millions de transistors/puce 1000000 100000 10000 1000 100 10 1 0,1 Mémoires Microprocesseurs 0,01 0,001 1965 1970 1975 1980 1985 1990 1995 2000 2005 2010 2015 Année Michaël Beuve / LIRIS / UCB Lyon1 55 Michaël Beuve / LIRIS / UCB Lyon1 56

La réduction des dimensions La réduction des dimensions Générations technologiques (nm) 1000m3 300 1m3 Tores magnétique 250 200 150 Lignes denses (DRAM half pitch), (nm) Lignes isolées (MPU), (nm) 1dm3 1K 64K DRAM 100 50 1cm3 1M 64M 16G 0 1997 1999 2001 2003 2006 2009 2012 MPU : MicroProcessing Units Michaël Beuve / LIRIS / UCB Lyon1 57 1950 1970 1990 2010 Volume d un Mbit de mémoire Michaël Beuve / LIRIS / UCB Lyon1 58 Intégration / Vitesse Les points clés, quelques étapes 10000 Pas mini en nanomètres 1000 100 Pas (nm) Fclock Cost Fclock Perf Fréquence d'horloge en MHz Année 19972001 20032006 20092012 Besoins en technologie des semiconducteurs Dimensions (nm) lignes denses 250150 130100 7050 Dimensions (nm) lignes isolées 200140 120100 7035 Millions Transistors/cm 2 410 1839 84180 iveaux d'interconnexions 67 78 89 Besoins en technologie d'assemblage et de packaging Puissance (W) 1,261 296 2,8109 Dimension de puce (mm 2 ) 50385 60520 70750 Tension (V) 1,22,5 0,91,5 0,50,9 ombre d'i/o 100900 1601475 2602690 10 1975 1980 1985 1990 1995 2000 2005 2010 2015 Source S.I.A. roadmap 98 Michaël Beuve / LIRIS / UCB Lyon1 59 Michaël Beuve / LIRIS / UCB Lyon1 60

Les interconnexions, le point clé Les interconnexions, le point clé Retard (ps) 45 40 35 30 25 20 15 10 5 0 Al : 3 µωcm Low k : k = 2 0,28µm 600 500 Ligne : épaisseur 0,8 µm longueur 43 µm 400 300 Génération (nm) Cu : 1,7 µωcm SiO 2 : k = 4 200 100 Gate Inter CuLow k Total Cu low k Inter AlSiO 2 Total AlSiO 2 0,18µm L longueur de ligne h hauteur de ligne w largeur de ligne s espace entre les deux lignes pitch = ws RC = ε 0 ρεl w. s 2 Michaël Beuve / LIRIS / UCB Lyon1 61 Michaël Beuve / LIRIS / UCB Lyon1 62 Les limitations dues aux interconnexions Fréquence d'horloge (MHz) 2900 2400 1900 1400 900 400 240 220 CuLow k Allow k CuSiO2 AlSiO2 200 180 160 140 120 100 80 60 40 Dimensions (nm) Michaël Beuve / LIRIS / UCB Lyon1 63