Thèse. Présentée devant L Institut National des Sciences Appliquées de Lyon

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1 N d ordre : 2005-ISAL Année 2005 Thèse Conception et fabrication de nouvelles architectures CMOS et étude du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON Présentée devant L Institut National des Sciences Appliquées de Lyon Formation doctorale : Dispositif de l Electronique Intégrée Ecole doctorale : Electronique, Electrotechnique, Automatique Pour obtenir le grade de docteur Par Daniel CHANEMOUGAME Ingénieur de l INSA de Lyon Soutenue le 16 Décembre 2005 devant la Commission d Examen : M. Gérard GHIBAUDO Président M. Adrian IONESCU Rapporteur M. Jean Luc AUTRAN Rapporteur M. Abdelkader SOUIFI Directeur de thèse M. Thomas SKOTNICKI Co-Directeur de thèse Mme Malgorzata JURCZAK Examinatrice M. Andreas WILD Invité M. Stéphane MONFRAY Invité Thèse préparée en collaboration avec le Laboratoire de Physique de la Matière de l INSA de Lyon et STMicroelectronics, 850 rue Jean Monnet, Crolles Cedex.

2 Sommaire Avant-propos 6 Glossaire 10 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourrat-on aller et comment? Le transistor MOS conventionnel Principe et structure de base Tension de seuil et régimes de fonctionnement Faible inversion et caractéristiques sous le seuil Forte inversion Graphe I ON/I OFF et spécifications des familles technologiques Effets parasites du transistor fortement submicronique Les effets canaux courts : SCE et DIBL Les résistances séries Déplétion de grille et quantification des porteurs de la couche d inversion : définition de l EOT Les fuites de grille Repousser le bulk jusqu à ses dernières limites Améliorer le contrôle des effets canaux courts Augmentation locale du dopage canal : implantation des poches Limiter la diffusion des extensions : jonctions ultra fines et recuits rapides Améliorer le courant de saturation Supprimer la déplétion de grille : introduction à la grille métallique Limiter les fuites de grille : les diélectriques à haute permittivité Introduction de contraintes mécaniques dans le canal de conduction SOI et SON : canal de conduction mince sur isolant ou le contrôle intégré des effets canaux courts Le transistor complètement déplété Le FDSOI : avantages et difficultés technologiques Avantages supplémentaires Uniformité de la couche active de silicium des plaques SOI L épaisseur de l oxyde enterré L isolation latérale La siliciuration des films minces Le SON : intérêt technologique Description des étapes technologiques principales du SON Contrôle de effets canaux courts : pourquoi des films minces? Impact de l épaisseur du canal de conduction Impact de l épaisseur du diélectrique enterré et effet ground plane La plateforme technologique SON...44

3 Sommaire Le SON : une technologie robuste Contrôle des procédés technologiques et performances Mémoires SRAM et oscillateurs en anneaux Pourquoi co-intégrer du SON avec du bulk et comment? Au-delà du 32nm : le transistor à grilles multiples par le SON Bilan Chapitre 2 Technologie SON et architectures SOI localisé Le SON sans rupture de canal Principe et description générale Réalisation et développement des étapes technologiques clés Formation de la zone active : les épitaxies sélectives Utilisation d un procédé CMOS standard jusqu au module de grille Ouverture de l accès au SiGe : la deuxième photo active réalignée Accès au SiGe : gravure des jonctions La gravure sélective isotrope du SiGe a) Principe b) Cas particulier du SON sans rupture de canal c) Exemple de gravure sur le SON sans rupture de canal Le remplissage du tunnel par le diélectrique et formation des espaceurs L épitaxie des source et drain surélevés Discussion sur résultats électriques Dispositifs isolés Point mémoire SRAM à 6 transistors fonctionnel Amélioration du procédé : l épitaxie Source/Drain surélevées avant la gravure sélective du SiGe Co-intégration du SON sans rupture de canal avec du bulk conventionnel Le SON sans STI Principe et intérêts Mise au point des étapes technologiques clés Définition des zones actives par gravure anisotrope et conséquences d une mauvaise gravure La gravure sélective du SiGe Exemples de réalisations morphologiques Perspectives : le SON sans STI et le PRETCH Principe du PRETCH Application sur le SON sans STI : suppression de la 2 e photo active Validation du concept : gravure sélective du SiGe Bilan

4 Sommaire Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs dans la couche d inversion et modification de la structure de bandes Transport dans le silicium : phénomènes et éléments de base Structure de bande du silicium Transport stationnaire Conduction à faible champ latéral : Loi d Ohm et mobilité Conduction à fort champ latérale : saturation de la vitesse des porteurs Transport non stationnaire La couche d inversion : un gaz bidimensionnel (2D) de porteurs Les principaux mécanismes d interactions (scattering) des porteurs Interactions Coulombiennes Interactions avec les impuretés ionisées Interactions avec les charges d interface et les charges piégées dans SiO Interactions avec les rugosités de surface Interactions avec les phonons Effets spécifiques des canaux Si ultra minces sur le transport Impact de l'épaisseur du canal sur la structure de bande Impact de TSi sur la mobilité et les différents mécanismes d interactions Effet du peuplement majoritaire d un type de sous-bandes sur la mobilité Effet de E et de la limitation de la couche d inversion sur les interactions avec les phonons Effet du rapprochement de l interface canal/oxyde enterré sur les interactions coulombiennes Impact de la deuxième interface sur les interactions globales avec les rugosités de surface Contraintes et déformations mécaniques dans le canal de conduction Impact des contraintes sur la structure de bande et sur les masses effectives Contraintes et déformations biaxiales Contraintes et déformations uniaxiales a) Stress uniaxial selon L b) Stress uniaxial selon W Le canal en tension biaxiale: cas du Si sur substrat SiGe relaxé Stress uniaxial selon L dans le canal de conduction Compression uniaxiale : cas des Source/Drain SiGe Tension uniaxiale : cas de la couche d arrêt de gravure contact (CESL) Bilan : canal Si ultra mince sur isolant et Si contraint pour les générations futures Effets du dopage canal : nécessité du transistor FD intrinsèquement plus robuste aux effets canaux courts Forte inversion : intérêt des canaux contraints face au bulk relaxé et au transistor FD relaxé Relation entre mobilité à faible champ et courant de saturation : impact de la saturation de vitesse des porteurs

5 Sommaire Vers le transistor MOS simple grille ultime Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince Effets de la quantification sur un TMOS SON ultra mince Quantification des niveaux d énergie Modification de la condition d inversion forte Effet de l épaisseur du canal de conduction sur la charge d inversion Le modèle Density-Gradient Principe et intérêt Evaluation avec Density gradient Quantix : solveur 2D par éléments finis des équations couplées Schrödinger-Poisson Principe et intérêt de la résolution couplée Schrödinger-Poisson Résolution couplée Schrödinger-Poisson pour un système unidimensionnel Résolution couplée Schrödinger-Poisson pour un système bidimensionnel Evaluation avec Quantix Discussion Comparaison de Quantix avec Density-Gradient Mécanismes de la remontée de tension de seuil et effet du dopage Résultats expérimentaux et confrontation à la littérature Modélisation de la remontée de tension de seuil Blocage de Coulomb dans les transistors SON Principe du transistor à un électron Obtention d une boîte quantique dans un transistor SON Mise en évidence du blocage de Coulomb des NMOS SON Conclusion Bilan Chapitre 5 De l architecture SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques Principe et réalisation de la structure Concept de départ Réalisation technologique et co-intégration Formation de la zone active Utilisation d un procédé CMOS standard jusqu aux espaceurs Gravure des jonctions source et drain Reformation des jonctions source et drain par épitaxie sélective de silicium

6 Sommaire La profondeur de gravure jonction : une étape critique pour la reformation des source et drain Co-intégration avec des transistors bulk conventionnels Origines et type de la contrainte mécanique Action du SiGe enterré sur le canal Si Modélisation de la structure et impact des étapes clés Simulations mécaniques par éléments finis Combinaison avec l effet du STI : compression biaxiale Compression biaxiale : origines théoriques du gain en mobilité Performances et caractérisation électrique Les performances Impact de la largeur du transistor Impact de la longueur du transistor Possibilité de conduction dans le SiGe Le SiGe enterré : autres possibilités de l hétérojonction Si/SiGe Hypothèse balistique : modification de la vitesse d injection Hypothèse de l îlot de silicium Bilan Conclusions et perspectives 205 Bibliographie 210 5

7 Avant-propos Avant-propos Plus de 20 ans que le transistor MOS à effet de champs a été inventé, 10 ans que l idée de l intégrer sur silicium fait son chemin. Mais 1971, c est le premier microprocesseur fabriqué par Intel, autant dire un formidable coup d accélérateur qui propulse le monde dans l ère du VLSI, ou intégration à très large échelle : plus rapide, plus dense et moins cher. Dès lors, la progression de la technologie CMOS sera infernale et constante pendant plus de trente ans et ce, avec un seul objectif dicté par la loi de Moore : doubler la densité d intégration tous les deux ans. Les secteurs militaire et de l aérospatiale étaient alors les premiers demandeurs, notamment pour le développement des missiles balistiques intercontinentaux et le programme Apollo. Dès 1970, la jeune industrie du semiconducteur change de locomotive et passe à la naissante informatique de bureau. Les entreprises s équipent et jusqu au début des années 90, ce secteur représentera plus de la moitié de la demande. Le PC monte en puissance et commence une timide percée vers le grand public. Internet et le téléphone portable finiront ensuite de balayer les dernières hésitations en démocratisant ces "hautes technologies" aux yeux du public. Aujourd hui, avec l explosion de la vidéo et de la photo numérique, des consoles de jeux toujours plus puissantes, la microélectronique s installe pour de bon à la maison...et dans nos poches, mobiles 3G, clés USB, lecteurs MP3 et autres "jukebox" Ainsi, initialement orientés vers le monde professionnel, les nouveaux produits s inspirent maintenant des besoins du consommateur "global", et ce qu il convient d appeler l électronique de consommation constitue désormais près de la moitié des ventes de semiconducteurs. Autre secteur, l automobile. Après des débuts timides vers 1990, avec les premières générations d ABS et d injection électronique sur les modèles haut de gamme, qui imagine aujourd hui un véhicule sans électronique embarquée? Sur le modèle le plus simple qui dispose de l ABS et d airbags, de l injection à la radio, en passant par l allumage des phares, tout est multiplexé et géré par un calculateur. Le plus évolué vous guide par GPS, corrige les trajectoires, analyse la route pour adapter la suspension, utilise des infrarouges pour voir la nuit... Plus rapide, plus dense et moins cher, maîtres mots d une industrie qui est ainsi depuis maintenant 35 ans un formidable moteur du progrès et constitue le cœur des plus grandes avancées technologiques et scientifiques. Avec la puissance de calcul nécessaire mise à leur portée, les chercheurs en génétique ont fait un bond en avant considérable en décodant une partie importante du génome humain, permettant ainsi d accomplir de véritables miracles dans le traitement des maladies. De manière générale, c est la compréhension de toutes les sciences du vivant qui profite directement de la technologie des semiconducteurs. Pendant que certains jouent aux jeux vidéo, des chercheurs observent le cerveau humain en activité avec pratiquement la même technologie. Les neurosciences font ainsi des découvertes fondamentales sur le fonctionnement du cerveau humain. Les applications sont déjà là et toutes aussi fondamentales, par exemple, comprendre les mécanismes de la mémoire pour déterminer les conditions d enseignement les plus favorables à l école. C est donc la société dans son ensemble qui est profondément modifiée. Et aujourd hui, nous en sommes témoins plus que jamais. 6

8 Avant-propos Toutes ces avancées semblent acquises, et nous sommes arrivés au point de penser que demain, d autres merveilles technologiques nous attendent déjà, plus encore, qu elles sont inévitables. Cependant, il faut rappeler une fois encore que les fulgurantes réussites de la microélectronique ne tiennent qu à une seule chose : le gain en densité et la miniaturisation des circuits intégrés, de génération en génération, avec le rythme régulier mais soutenu imposé par la loi de Moore. A titre de comparaison, à la fin des années 70, un vol commercial entre New York et Paris coûtait l équivalent de 800 et durait sept heures. Si l industrie aéronautique appliquait la loi de Moore, Paris-New York se ferait aujourd hui en moins d une seconde et pour un centime d euro Durant toutes ces années, les ingénieurs et les chercheurs ont pu assurer cette performance en réduisant les dimensions du transistor MOS, la brique élémentaire de la logique CMOS. Le transistor conventionnel a donc toujours permis de suivre la loi de Moore, mais à l heure où un grain de riz est plus cher à produire qu un transistor, il semble que nous allons au devant de complications. Il y a en effet des limites à la réduction des dimensions, des limites physiques, technologiques et économiques. Un consensus général existe sur le fait que la technologie CMOS actuelle les aura atteintes définitivement autour de Ce sera alors l ère des nanotechnologies. Si de nouvelles percées technologiques n auront pas été faites d ici là, incluant de nouveaux matériaux, de nouveaux concepts de dispositifs, et des nouvelles méthodes d intégration, la progression de la technologie du semiconducteur ralentira considérablement, entraînant avec elle les autres secteurs. Mais soyons optimistes, 15 ans, c est justement le temps moyen pour passer du stade de recherche embryonnaire sur une nouvelle technologie au stade d industrialisation. Ce défi là est monumental, mais dans un premier temps, un autre plus urgent nous attend : mener le CMOS jusqu à son évolution ultime en Le transistor MOS est sur le principe un interrupteur électrostatique, commandé par une grille autorisant le passage ou non, de porteurs de charge dans un canal entre deux réservoirs : la source et le drain. Il y a donc deux états, bloqué ou passant. Lorsque la longueur de grille est courte (typiquement inférieure à 100nm), l intégrité électrostatique n est plus assurée, et la commande est dégradée : ce sont les effets canaux courts. Autrement dit, lorsque la longueur de grille est inférieure à 100nm, les extensions de source et de drain sont si proches que le couplage électrostatique est suffisamment fort pour que les porteurs transitent entre source et drain de manière totalement incontrôlée, induisant ainsi un courant de fuite parasite. Avec une épaisseur désormais proche du nanomètre pour augmenter les performances, l oxyde de grille est une autre cause d effet parasite. Le courant de fuite par effet tunnel à travers l oxyde est assez fort pour dégrader les performances. Tous ces courants de fuite participent à l augmentation de la consommation d énergie du transistor au repos, ce qui impacte directement les applications mobiles. Les solutions utilisées jusque là ont des effets antagonistes. Par exemple, le dopage du canal peut être augmenté pour réduire les effets canaux courts et donc, les courants de fuite (I OFF ). Cependant, ce dopage dégrade la mobilité des porteurs dans le canal et en même temps, le courant de saturation de l état passant (I ON ). La principale difficulté est donc qu il faut sans 7

9 Avant-propos cesse jouer sur le compromis I ON /I OFF pour satisfaire les spécifications de l ITRS, ce qui a d ailleurs mené à la création de familles de transistors spécialisés. Toutefois, les fruits des recherches entamées il y a maintenant plus de 10 ans commencent aujourd hui à être récoltés. C est le cas du silicium contraint, qui a littéralement explosé ces deux dernières années, en permettant d augmenter la mobilité des porteurs grâce à la contrainte mécanique. D autres innovations technologiques nées des recherches antérieures, comme les diélectriques High K (diélectrique haute permittivité) et la grille métallique, ne sont pas encore disponibles pour l industrialisation, mais sont destinées à remplacer le module de grille. Ainsi, pour la première fois depuis plus de 30 ans, la silice, qui a grandement participé au succès du CMOS sur Si, est sur le point de céder la place et ce, d ici la fin de la décennie, avec une forte probabilité entre 2006 et Néanmoins, malgré toutes ces innovations, le transistor MOS conventionnel reste limité par son architecture, et la réduction de ses dimensions n est plus compatible avec le contrôle des effets canaux courts. Le développement de tels transistors pour les nœuds technologiques au-delà du 45nm semble être compromis. C est là qu intervient une alternative nouvelle : le transistor complètement déplété (FD, Fully Depleted) à canal de conduction mince sur isolant, telles que le FDSOI (Fully Depleted Silicon On Insulator) et le SOI localisé obtenu par la technologie SON (Silicon On Nothing). Ces transistors offrent un contrôle intégré des effets canaux cours, propriétés du canal de conduction mince sur isolant, et permettent de ce point de vue d étendre la réduction des dimensions. Les travaux effectués durant cette thèse visent donc cette problématique et proposent en particulier des architectures nouvelles basées sur la technologie SON et le concept du SOI localisé. Le but est de démontrer leur potentiel dans la perspective du CMOS ultime d un point de vue technologique et électrique, tout en examinant les différents aspects du transport dans les canaux de conduction ultra minces obtenus avec cette technologie. Les principes de base du transistor MOS conventionnel sont rappelés dans le chapitre 1, ainsi que les différents effets parasites émergeant avec la réduction des dimensions. Les mécanismes en jeu seront analysés afin de mieux comprendre les méthodes permettant de prolonger la vie du MOS conventionnel et leurs limites. Ceci nous amènera naturellement aux transistors à canal de conduction mince sur isolant, pourquoi ils offrent un meilleur contrôle des effets canaux courts, en quoi consiste la technologie SON et pourquoi elle permet d aller plus loin que le FDSOI. Le chapitre 2 détaille les deux nouvelles architectures dites "SOI localisé" basées sur la technologie SON. Les différences avec le transistor SON standard seront clairement établies. En particulier, la mise au point des différentes étapes technologiques clés, sur chacune des architectures, sera analysée afin de mieux appréhender le fait que ces intégrations sont particulièrement adaptées à la réduction des dimensions et à la co-intégration avec le transistor conventionnel. Nous verrons les résultats électriques et morphologiques dans la SRAM et comment l intégration peut être améliorée pour accroître la robustesse des dispositifs. 8

10 Avant-propos Le chapitre 3 aborde le problème du transport des porteurs et spécialement dans un canal de conduction ultra mince sur isolant comme le propose le SOI localisé. Nous tentons ainsi de donner l ensemble des éléments permettant de comprendre le transport dans un transistor moderne, notamment les effets de transport hors équilibre et les interactions que subissent les porteurs, pour déterminer les leviers technologiques susceptibles d améliorer les performances. Les effets des contraintes mécaniques et de la quantification des porteurs seront donc analysés afin de cerner le potentiel de l architecture à canal ultra mince pour les générations ultimes. Dans la suite du chapitre 3, le chapitre 4 met l accent sur les effets quantiques émergeant dans les canaux ultra minces. Pour cela, deux simulateurs numériques seront utilisés, un simulateur commercial, et un simulateur Poisson-Schrödinger 2D qui servira de référence pour la prise en compte des effets quantiques. Cette étude porte principalement sur l impact des effets quantiques sur la répartition des porteurs de la couche d inversion, et donc sur la tension de seuil des transistors complètement déplétés (FD). Une comparaison à des données expérimentales permettra de valider les conclusions quant à l impact de la quantification pour l utilisation de l architecture FD (SON/FDSOI/SOI localisé) pour les longueurs de grille les plus agressives. Finalement, le dernier chapitre est consacré à un nouveau concept d architecture PMOS haute performance issu de la technologie SON. La réalisation d un tel transistor sera décrite, ainsi que le concept à l origine des contraintes mécaniques grâce aux simulations mécaniques. Enfin, une partie sur le transport permettra d expliquer le gain de performance, le tout appuyé par les résultats électriques. Cette étude a été réalisée en collaboration avec le Laboratoire de Physique de la Matière de l INSA de Lyon et le groupe de R&D avancée du site de STMicroelectronics à Crolles, dans le cadre du CCMC regroupant les activités de recherche du site et du CEA-LETI et dans le cadre du partenariat stratégique de l alliance Crolles 2 avec Philips Semiconductors et Freescale Semiconductors. 9

11 Glossaire Glossaire B, β BOX β Buried Oxide Oxyde enterré Paramètre de fit de la transformation Tension Dopage C CMOS CMP CVD Complementary MOS Architecture MOS complémentaire Chemical Mechanical Polishing Polissage mécano-chimique Chemical Vapor Deposition Dépôt chimique en phase vapeur C dep Capacité de déplétion C OX Capacité d oxyde D,, δ DIBL d Drain Induced Barrier Lowering Abaissement de barrière induite par le drain Déplétion de grille DRAM Dynamic Random Access Memory Mémoire dynamique à accès aléatoire 10

12 Glossaire <d> Déplétion de grille moyenne δ Facteur d effet de substrat L Diffusion latérale des extensions E, ε EOT Effective Oxide Thickness Epaisseur d oxyde effective <EOT> Epaisseur d oxyde effective moyenne E C Energie du niveau de conduction E F Energie du niveau de Fermi E I Energie du niveau intrinsèque E V Energie du niveau de valence εox Permittivité relative de l oxyde ε SI Permittivité relative du silicium ε 0 Permittivité du vide F, FD-MOSFET Fully Depleted MOSFET MOSFET totalement déplété 11

13 Glossaire FDSOI Fully Depleted Silicon On Insulator Silicium sur isolant totalement déplété G g m Transconductance GAA Gate All Around grille enrobante H HP High-performances Hautes performances I I B Courant de substrat (bulk) I D Courant de drain I G Courant de grille I OFF Courant de drain à l état OFF I ON Courant de drain à l état ON ITRS International Technological Roadmap for Semiconductors I S Courant de source I TH Courant de seuil K, k Coefficient de Boltzman K B Coefficient de substrat 12

14 Glossaire L, λ L Longueur du transistor L elec Longueur électrique du transistor LDD Lowly Doped Drain Drain faiblement dopé, désigne les extensions de source et de drain LP Low Power Basse consommation M, µ MEB Microscope Electronique à Balayage MOS Metal Oxide Semiconductor Métal Oxyde Semiconducteur MOSFET MOS Field Effect Transistor Transistor à effet de champ de type MOS µ Mobilité des porteurs µ 0 Mobilité à faible champ des porteurs N nmosfet N-type MOSFET MOSFET de type N N canal / N ch Concentration de dopants dans le canal de conduction 13

15 Glossaire N B Concentration de dopants dans le substrat (B=bulk) P PD-MOSFET pmosfet Partially Depleted MOSFET MOSFET partiellement déplété P-type MOSFET MOSFET de type P Q q Charge élémentaire de l électron Q dep Densité de charges de déplétion Q INV Densité de charges d inversion R, RTA RTO Rapid Thermal Annealing Recuit thermique rapide ou recuit flash Rapid Thermal Oxidation Oxydation thermique rapide ou oxydation flash R S Résistance série ρ Résistivité du matériau S S Pente sous le seuil 14

16 Glossaire SCE S/D Short Channel Effect Effet canal court Source/Drain SIA SIMS SON SOI SRAM STI Semiconductor Industry Association Association de l industrie du semiconducteur Secondary Ion Mass Spectroscopy Spectroscopie de masse à ion secondaire Silicon On Nothing Silicium sur «rien» Silicon On Insulator Silicium sur isolant Static Random Access Memory Mémoire statique à accès aléatoire Shallow Trench Isolation Isolation par tranchées peu profondes T T Température t DEP Profondeur de déplétion dans le substrat TEM TEOS Transmission Electron Microscope Microscope électronique à transmission TetraEthylOrthoSilicate t BOX Epaisseur de diélectrique enterré 15

17 Glossaire t OX Epaisseur d oxyde de grille t DG Epaisseur de déplétion dans la grille T q Epaisseur de déplétion quantique dans le substrat T Si Epaisseur de silicium du canal de conduction U U T Température électrique ULSI Ultra Large Scale Integration Intégration à échelle ultra large V V B Tension de substrat (bulk) V D Tension de drain V DD Tension d alimentation VDT Voltage-Doping Transformation Transformation Tension-Dopage V FB Tension de bandes plates V G Tension de grille V inj Vitesse d injection 16

18 Glossaire V T Vitesse thermique V th Tension de seuil V th0 Tension de seuil du transistor long V S Tension de source W W Largeur du transistor X X J Profondeur des extensions Z ZA Zone active 17

19 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? Après un bref rappel sur le principe du transistor MOS, ce chapitre introduit les bases de la compréhension de tout ce qui motive cette étude. Ainsi, nous verrons pourquoi, aujourd hui, les défis de la microélectronique sont et seront plus difficiles à relever. Pourquoi des effets parasites font leur apparition lorsque les dimensions sont réduites, pourquoi certains éléments en place depuis plus de 30 ans doivent être changés et finalement, pourquoi il est de plus en plus question de "survie" du transistor MOS conventionnel. Les méthodes pour optimiser le MOS conventionnel seront analysées et permettront de mieux saisir ses limites et les efforts de développement qu il reste encore à fournir. Ceci nous mènera naturellement vers de nouvelles architectures, basées en particulier sur le SOI (Silicon On Insulator), et la technologie SON (Silicon On Nothing), alternative douce, mais avec son lot de petites révolutions qui fait partie de la famille des transistors complètement déplétés. La loi de Moore trace le chemin à suivre depuis 35 ans, est-ce possible de continuer, comment, et avec quelles technologies?

20 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? 1.1 Le transistor MOS conventionnel Principe et structure de base Le transistor MOS (Metal Oxyde Semiconducteur) est la brique élémentaire de la technologie CMOS. Son fonctionnement repose sur le principe d un interrupteur commandé. Deux réservoirs de porteurs de charge, la source et le drain (S/D), sont séparés par une barrière de potentiel constituée par le canal. Cette barrière est contrôlée par la 3 e électrode, la grille, qui est séparée du canal par l oxyde de grille constituant ainsi une capacité MOS. Si la barrière est suffisamment élevée, les porteurs ne peuvent pas passer de la source au drain, le transistor est bloqué. Si la barrière est basse, un canal se forme et le transistor est passant. Le passage des porteurs d un réservoir à l autre peut alors avoir lieu si un champ électrique latéral les entraîne de la source au drain, d où la polarisation de drain. a) L b) Ec source N W S/C grille canal P qφ d W D/C N drain E F qφ S qφ F Vg oxyde de grille grille canal substrat Ec E I E F Ev Figure 1-1: Exemple de structure de bande sur NMOS a) Configuration NPN et obtention d une barrière énergétique dans la zone P entre les 2 zones N. b) Capacité MOS constituée par la grille, l oxyde et le canal. Le couplage électrostatique entre grille et canal module la hauteur de la barrière entre source et drain à l interface oxyde/silicium. Un canal peut alors se former à cette interface et autoriser le passage des électrons de la source vers le drain. Une telle configuration est obtenue sur Si avec deux jonctions PN tête-bêche formant un système NPN : source et drain sont dopés N, et le canal dopé P entre les deux constitue la barrière. La grille est dopée N comme la source et le drain (S/D) et le transistor constitué est alors un NMOS : les porteurs de charge assurant la conduction sont des électrons (figure 1-1a). Avec le système symétrique PNP et une grille P, c est un PMOS, et les trous assurent la conduction. W S/C et W D/C représentent la largeur des zones de charge d espace pour chacune des jonctions PN, source/canal et drain/canal, et Φ d est la hauteur de barrière de la jonction (figure 1-1a). En ce qui concerne la capacité MOS (figure 1-1b), Φ S est le potentiel de surface, indiquant la courbure de bande, Φ F le potentiel de Fermi et Vg la polarisation de grille. Le champ vertical de la grille peut ainsi modifier la concentration de porteurs libres à l interface oxyde/si. Dans le cas d un NMOS, il peut accumuler des trous, porteurs majoritaires du volume dopé P, augmentant ainsi la barrière Φ d à la surface du Si. On parle alors 19

21 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? d accumulation. Au contraire, le champ peut repousser les trous de la surface et c est la désertion (ou déplétion). Lorsqu il est suffisamment fort, des électrons libres minoritaires des réservoirs S/D sont attirés vers l interface. Pour un nombre suffisant d électrons, on parle d inversion surfacique de la population car le silicium dopé P au départ devient N en surface. On a alors une configuration (N+)N(N+) en surface. Plus l inversion sera forte et plus la barrière sera diminuée, jusqu à être annulée. contact grille a) espaceur b) STI contact source siliciure source Xj extension source L/2 grille L canal substrat Si contact drain drain extension drain oxyde de grille contacts a L active Si STI W Figure 1-2: a) Structure générale d un transistor MOS bulk conventionnel et b) design associé et longueurs caractéristiques. Les dimensions caractéristiques d un transistor sont sa longueur de grille L, sa largeur W, l épaisseur de l oxyde de grille Tox, et éventuellement, la longueur "a" des zones source/drain (figures 1-2a et b). Les zones actives sont isolées l une de l autre par des tranchées d oxyde, le STI (Shallow Trench Isolation), et la grille est isolée des autres électrodes par des espaceurs qui permettent également d ajuster le dopage des source/drain et des extensions. Source, drain et grille sont dopés très fortement jusqu à dégénérescence, le Si adopte alors un comportement quasi métallique. Xj caractérise la profondeur des extensions et détermine L, la diffusion des extensions sous la grille, on peut alors noter que la longueur électrique effective est inférieure à L. Un siliciure est généralement utilisé pour les contacts (NiSi, CoSi 2, ). Les équations présentées par la suite, sauf précision, sont valables pour le transistor long (L>1µm) Tension de seuil et régimes de fonctionnement La grille commande donc par effet de champ la hauteur de la barrière et autorise ou non la conduction. Même si l effet du champ vertical est exponentiel comme nous le verrons quelques lignes plus bas, la transition entre les régimes bloqué et passant n est pas instantanée. En conséquence, un niveau d inversion a été défini comme le seuil entre ces deux régimes. Par convention, ce niveau d inversion, appelé inversion forte, est atteint lorsque la concentration en porteurs minoritaires à l interface oxyde/si devient égale à la concentration des porteurs majoritaires dans le volume. Sur la figure 1-1b, cette condition d inversion forte est donc obtenue lorsque le potentiel de surface Φ S vaut deux fois le potentiel de Fermi Φ F, soit Φ S = 2Φ F, avec : 20

22 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? φ kt N ln ch F = q ni où N ch est la concentration de dopants dans le canal, et n i la concentration intrinsèque de porteurs libres (n i = cm -3 à 300K). [1.1] Une telle définition permet d être facilement associée à la polarisation de grille nécessaire pour remplir la condition d inversion forte : la tension de seuil, V th, dont l expression simplifiée pour un transistor long est donnée ci-dessous, Q V = V + V + = V [1.2] dep th FB DEP φs FB φf Cox avec V FB la tension de bandes plates (Φ S =0) et qui correspond à la différence des travaux de sortie de la grille (Φ M ) et du canal Si (Φ S ), et V DEP la tension nécessaire pour passer des bandes plates à la désertion. Il est aussi possible de prendre en compte l influence de la polarisation du substrat sur la couche d inversion et donc sur la tension de seuil. Pour cela, on note K B le coefficient de substrat et l expression de la tension de seuil devient : ( φ ) V = V + K 2 V 2φ [1.3] th th0 B F B F avec V B la polarisation du substrat et V th0 la tension de seuil pour V B =0V et K 2qε ε N si 0 B B =, où N B est la concentration de dopants du substrat et C ox la Cox capacité de l oxyde de grille. Notons que la condition d inversion forte donnée plus haut sera celle utilisée tout au long de ce manuscrit. Cependant, une autre condition d inversion forte, plus naturelle, pourrait très bien être utilisée pour définir la tension de seuil. L idée est d annuler complètement la barrière Φ d entre source et drain, et la condition devient alors Φ S =Φ d avec kt Next N ch φd = ln 2 q ni où N ext est la concentration de dopants dans les extensions de source et de drain. Dans la pratique, on voit donc que cette condition donne une tension de seuil plus élevée. Nous verrons que la tendance est plutôt à l augmentation du dopage canal pour un MOS conventionnel, mais nous verrons aussi l intérêt d un canal non dopé. Dans ce cas, l écart sur Vth entre chacune des définitions peut atteindre presque 0.2V. Tout ceci illustre le fait que la tension de seuil reste une notion assez empirique et qu il n y a pas une définition plus rigoureuse que l autre Faible inversion et caractéristiques sous le seuil [1.4] Ainsi, pour une polarisation de grille inférieure à la tension de seuil, il y a très peu de porteurs minoritaires et la barrière énergétique reste trop haute, on reste donc dans le régime bloqué. Néanmoins, il y a toujours statistiquement une partie des porteurs dont l énergie thermique est 21

23 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? suffisante pour franchir la barrière. On obtient alors un courant de diffusion donné par [SKOTNICKI 00] : 2 W kt qvd Id µ 0 d 1 exp. exp q eff avec Vg Vth = L q kt nkt KB n= 1+ = 1+ d 2 2φ V F B, d correspondant au facteur d effet de substrat. Lorsque Vg=Vth, on obtient le courant au seuil, I th =Id(Vg=Vth). [1.5] La polarisation de grille a donc un effet exponentiel sur la barrière entre source et drain. On peut d ailleurs remarquer qu en traçant la courbe Id(Vg) sur une échelle semi-logarithmique, on obtient une droite dont la pente est l inverse de ce que l on appelle S, la pente sous le seuil, V kt C kt S = ln(10) = n ln(10) = 1+ ln10 (ln( I )) q C q g dep D ox [1.6] C dep est la capacité liée à la couche désertée dans le substrat. S s exprime en mv et correspond à la tension qu il faut appliquer sur la grille pour augmenter le courant d une décade. Dans le cas d un transistor idéal, n=1 (C ox >>C dep ), et S=60mV au minimum à 300K. La pente sous le seuil est donc un indicateur de l efficacité de la commande de grille sur la modulation de la barrière, plus la valeur de S s éloigne de 60mV et moins la commande est efficace. Dans un circuit logique, les transistors sont en alternance passants puis bloqués. L idéal de l état bloqué (Vg=0V, Vd 0V) serait que le courant et donc la puissance (P=RI 2 ) soient nuls. Cependant, à partir de l équation [1.5], il apparaît en réalité que le courant Id n est pas nul à Vg=0V. Multipliés par des millions de transistors, ce courant de fuite appelé I OFF se révèle donc très critique pour l autonomie énergétique des applications mobiles. L expression suivante permet d en obtenir une valeur approchée : V W th 7 th log( I off ) = log( I th ) = log( 10 ) [1.7] S Leff S V Toutes ces caractéristiques sous le seuil peuvent être obtenues à partir d une courbe Id(Vg) tracée sur une échelle semi-logarithmique (figure 1-3). 22

24 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? inversion faible inversion forte log(id) I th I OFF S -1 Figure 1-3: Courbe Id(Vg) illustrant la séparation établie par la tension de seuil entre inversions faible et forte, et regroupant les principales caractéristiques sous le seuil. V th Vg Forte inversion Dans ce régime, la polarisation de grille est supérieure à la tension de seuil, l inversion de population est donc réalisée à l interface oxyde/silicium. La densité de porteurs minoritaires est suffisamment forte pour annuler la barrière et former un canal entre les réservoirs de source et de drain, on parle alors de charge d inversion (Q inv ). Le transistor est donc dans le régime passant, et la conduction dépend alors de l entraînement des porteurs de la source vers le drain par le champ électrique latéral. Ce champ de dérive créé par la polarisation du drain (Vd) détermine en fonction de son intensité deux régimes de conduction : le régime non saturé dit linéaire qui régit la conduction pour Vd<Vg-V th, et le régime saturé pour Vd>Vg-V th. Le champ supplémentaire au drain a pour effet de perturber localement le champ vertical de la grille, modifiant ainsi la charge d inversion au drain par rapport à la source: à la source et au drain Q = C (V V ) [1.8] S inv ox g th Q = C (V V V ) Q [1.9] D S inv ox g th d inv Pour le régime non saturé (Vd<Vg-V th ), en prenant la moyenne de la charge d inversion entre source et drain, on obtient : v 1 µ V I Q WLC V V (1 d )V L 2 L der eff d d = inv = ox g th + d 2 soit [1.10] W 1 I d = µ effcox Vg V th (1 d )Vd Vd L + 2 µ effvd avec v der, la vitesse de dérive des porteurs, v der = µ eff E =, où E est le champ de L dérive, W et L les dimensions du transistor, d le coefficient d effet de substrat et µ eff la mobilité effective des porteurs dans le canal de conduction. 23

25 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? L équation [1.9] montre ainsi que si Vd=Vg-V th, la charge d inversion peut totalement s annuler au drain créant ainsi un pincement de la couche d inversion au drain. Lorsque Vd> Vg-V th, ce point de pincement se déplace vers la source. Dès lors, la charge d inversion ne peut plus être considérée constante et comme la simple moyenne entre source et drain. En particulier, le courant Id ne dépend plus de Vd et sature. On entre alors dans le régime saturé. 1 W I µ C V = [1.11] et 2 dsat eff ox dsat 2 Leff V dsat Vg V = 1+ d Dans le régime de saturation, un autre paramètre très important est obtenu, le courant de saturation I ON, qui est défini comme la valeur de Idsat lorsque Vg=Vdd la tension d alimentation. I ON est directement reliée à la vitesse du transistor par la relation t=q/i ON (figure 1-4). Ce paramètre est donc capital pour améliorer les performances des circuits (processeurs, mémoires etc.). D ailleurs, étant proportionnel à la charge, on voit qu il faudra le maximiser en utilisant des leviers indépendants de la charge d inversion. Les chapitres 3 et 5 détailleront quels sont ces leviers. th. Id non saturé saturé Id I Vg=Vdd Vg augmente Vd=Vdd Vd Vdd Vg Vdd Figure 1-4: Courbes Id(Vd) et Id(Vg) d un transistor MOS. Les régimes non saturé et saturé sont séparés sur la courbe Id(Vd) par la courbe Id(Vd=Vg-Vth). Le courant I ON est obtenu lorsque Vg=Vd=Vdd. En parallèle de ce régime de saturation qui correspond à l annulation de la charge d inversion au drain, la vitesse de dérive des porteurs peut aussi atteindre une limite lorsque le champ de dérive dépasse une valeur critique. On parle de saturation de la vitesse des porteurs, à ne pas confondre avec le régime de saturation, d autant plus que ce phénomène peut se produire hors du régime de saturation, notamment dans des régions où le champ varie très rapidement (plus de détails dans le chapitre 3) Graphe I ON /I OFF et spécifications des familles technologiques Les paramètres I ON et I OFF apparaissent donc comme de très bons indicateurs des performances d un dispositif. D un coté, I OFF caractérise les fuites du transistor et donc sa consommation statique, de l autre, I ON indique sa vitesse. Ainsi, de génération en génération, la quête de la microélectronique consiste donc à fabriquer un transistor avec le rapport I ON /I OFF le plus élevé 24

26 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? possible. Le graphe ION/IOFF constitue ainsi une des principales figures de mérite utilisées pour évaluer et comparer rapidement les performances de plusieurs dispositifs (figure 1-5a). a) b) BASSE CONSOMMATION RAPIDITE LSTP LoP GP HP L diminue Objectif idéal Figure 1-5: a) Graphe ION/IOFF pour des NMOS à Vdd=0.9V, obtenu avec le logiciel de modélisation analytique MASTAR [SKOTNICKI 88] [SKOTNICKI 03]. La longueur de grille varie de 100 à 30nm entraînant une hausse du courant de saturation I ON et aussi du courant de fuite I OFF. b) Familles de transistors : HP, (haute performance), GP (General Purpose), LoP ou LP (Low operation Power) et LSTP (Low Stand-by Power). Néanmoins en fonction des applications, des compromis sont faits : priorité à la vitesse et la puissance statique consommée est secondaire, ou alors l inverse, une très faible consommation et l exigence sur la vitesse est moindre. Il existe donc deux principales familles de transistor : le transistor HP (High Performance) très rapide mais avec des courants de fuite relativement élevés, et le transistor LSTP (Low Stand-by Power) qui privilégie une faible consommation tout en maintenant un courant de saturation assez élevé (figure 1-5b). Les choix dépendent donc des applications, par exemple, microprocesseur pour le HP, et téléphonie mobile pour le LSTP. Les spécifications technologiques et électriques projetées par l ITRS (International Technological Roadmap for Semiconductors) pour chaque famille et génération sont illustrées dans le tableau cidessous [ITRS 03]. HP nœuds technologiques LSTP Année de mise en production ION (A/µm) E E E E E E+02 IOFF(nA/µm) 1.00E E E E E E-01 Lg (nm) Tox (nm) Vdd (V)

27 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? 1.2 Effets parasites du transistor fortement submicronique Les effets canaux courts : SCE et DIBL Sur la figure 1-5, on a pu constater que la diminution de la longueur de grille entraîne une augmentation du courant de fuite I OFF. Ceci est dû à des effets de couplage électrostatique entre la source et le drain sur les transistors de faible longueur de grille. En effet, les zones de charge d espace (ZCE) des jonctions, source/substrat et drain/substrat, s étendent principalement dans le substrat (dopage faible). En réduisant la longueur de grille, elles se rapprochent de plus en plus jusqu à ce qu elles se recouvrent en partie (figure 1-6a). A ce moment, la charge de déplétion dans le canal de conduction est en grande partie contrôlée par les jonctions et non par la grille. Dans un transistor long, le champ vertical de grille commence par déserter le canal et réalise ensuite l inversion. Ici, la déplétion étant déjà induite par les jonctions, l inversion sera atteinte plus vite en fonction de Vg. Cet "effet canal court" ou SCE (Short Channel Effect) se traduit alors par un abaissement de la barrière entre source et drain (figure 1-6a) et donc par une baisse de la tension de seuil mesurée en régime non saturé (figure 1-6b). a) réduction de L b) Vth SCE DIBL source drain L SCE DIBL barrière de potentiel Φ d DIBL transistor E C SCE Vd c) I OFF transistor court Vg Figure 1-6: a) Illustration de l effet de la réduction de la longueur de grille sur la barrière de potentiel. Lorsque les zones de charges d espace (ZCE) des jonctions source/substrat et drain/substrat se recouvrent, le couplage électrostatique augmente entre source et drain et abaisse la barrière (SCE+DIBL). La grille perd ainsi une partie du contrôle. Impacts du SCE et du DIBL sur b) la tension de seuil et c) sur les courants de fuites. En plus du SCE, la polarisation du drain (Vd) a également un effet sur la barrière de potentiel puisque l extension de la ZCE au drain dépend de Vd. En conséquence, sur transistor court, Vd induit un abaissement supplémentaire de la tension de seuil appelé DIBL (Drain Induced Barrier Lowering) (figures 1-6a et b). 26

28 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? Ces effets sont regroupés sous le terme générique "effets canaux courts", et traduisent une perte de contrôle du champ de grille sur le canal de conduction par rapport à un transistor long, on parle également d intégrité électrostatique du canal. La modulation de la grille sur la barrière de potentiel est moins efficace, ce qui entraîne une dégradation de la pente sous le seuil. De plus, l abaissement non contrôlé de la barrière provoque une chute de la tension de seuil et une augmentation des courants de fuite (figure 1-6c) Les résistances séries Pour le transistor submicronique, les effets de résistances série sont une cause relativement importante de perte de performance. La résistance totale sur un transistor peut être décomposée ainsi : la résistance du canal de conduction et la résistance d accès globalement liée à la jonction et au contact (de source ou de drain) ainsi qu aux interconnexions. Cette résistance d accès R S entraîne une chute de potentiel aux bornes réelles du canal (S et D ) et entre source et grille (G et S, voir figure 1-7a). On a ainsi : VGS' = VG RS Id et VD'S' = VG 2RSId G a) b) S S' D' D R canal Rrecouv R ext R S/D R cont R S R S Figure 1-7: a) Schéma électrique d un transistor réel avec prises en compte des résistances séries. b) Décomposition de la résistance d accès RS en quatre résistances en série propre aux transistors (les résistances d interconnexion ne sont représentées). R S peut être à son tour décomposée, comme le montre la figure 1-7b, en quatre composantes en série : la résistance de recouvrement des extensions sous la grille (R recouv ), les résistances de l extension (R ext ), de la jonction (R S/D ) et finalement de la zone de contact (R cont, siliciure et interface siliciure/silicium). R S peut donc être améliorée en diminuant ces résistances. En particulier, remplacer le siciliciure de cobalt (CoSi 2 ) par du siliciure de nickel (NiSi) permet d améliorer Rcont de 30%. L expression de I dsat ne dépend pas de Vd, mais de V GT =Vg - Vth (équation [1.11]). En prenant en compte R S, on a alors V GT =Vg - Vth - R S I dsat = V GT0 - R S I dsat, la nouvelle expression de I dsat devient alors : I Dsat I Dsat0 = 2RSIDsat0 RSIDsat0 1 + V V + L E (1+ d ) GT 0 GT 0 eff c [1.12] et I ν GT 0 =.W.C Dsat0 sat ox. 2 V VGT 0 + Leff E c(1+ d ) [1.13] 27

29 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? avec Ec, le champ critique à partir duquel la vitesse de dérive des porteurs sature et atteint sa limite v sat (voir chapitre 3). Nous verrons dans la suite que les moyens utilisés pour améliorer R S peuvent dégrader le contrôle des effets canaux courts Déplétion de grille et quantification des porteurs de la couche d inversion : définition de l EOT De la même manière que les bandes énergétiques de conduction et de valence du canal se courbent sous l effet d une polarisation de grille, ce phénomène se produit dans le matériau de grille, le polysilicium, entraînant alors une déplétion comme dans tous matériaux semiconducteurs (figure 1-8a). Le polysilicium (polysi) est extrêmement dopé, jusqu à la limite de solubilité des dopants [JOSSE 00], en conséquence, la profondeur de déplétion est très réduite et vaut au minimum 4Å. Cette couche déplétée agit donc comme un isolant et a pour effet d augmenter l épaisseur effective du diélectrique de grille. Pour pouvoir faire la comparaison avec un oxyde SiO 2 pur, la notion d EOT (Equivalent Oxide Thickness, ou épaisseur d oxyde pur équivalente) est utilisée. Ainsi, cette déplétion de 4Å dans le polysi équivaut à 1.3Å de SiO 2 à cause du rapport des permittivités diélectriques (ε Si =12 et ε SiO2 =4). polysilicium de grille canal e inv substrat Ec b) C dep C ox C dark e dep a) Ec Ev E F oxyde de grille e dark E F Ev ε Si =12 ε SiO2 =3.9 ε Si =12 Figure 1-8: a) Structure de bande d un NMOS en inversion forte avec prise en compte de la déplétion dans le polysilicium, et de la quantification des niveaux d énergie dans la couche d inversion [SKOTNICKI 03]. b) Schéma équivalent des capacités en série. Avec un oxyde de grille de 50Å ou plus, cet effet est à juste titre négligé, mais sur les technologies actuelles, la polydéplétion représente au minimum 8% de l EOT, et cette tendance ira en s aggravant. Une solution très fortement développée en ce moment pour l éliminer est d utiliser une grille métallique (détaillé par la suite). Un autre effet, localisé cette fois à l interface oxyde/canal de conduction, participe à l augmentation de l EOT. En effet, en inversion forte, la courbure de bande est assez forte pour créer un puits de potentiel triangulaire dont la largeur est de l ordre de grandeur de la longueur d onde des porteurs. Dans un tel puits, les niveaux d énergie sont quantifiés, et la densité de porteurs doit être calculée non pas avec la distribution classique de Maxwell-Boltzmann mais en résolvant le système d équations couplées de Schrödinger et Poisson (cet aspect est 28

30 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? développé dans le chapitre 4). La répartition ainsi obtenue indique que le maximum de porteurs ne se trouvent plus à l interface, mais décalé d environ 10Å dans le canal (figure 1-8a). Contrairement à la polydéplétion, cette zone appelée "darkspace" est parfaitement incompressible. Finalement, c est L EOT qui est augmenté, entraînant une diminution du couplage capacitif entre la grille et le canal (figure 1-8b) et donc du courant de saturation Les fuites de grille La réduction de l épaisseur de l oxyde de grille reste un des principaux leviers pour améliorer les performances. Le couplage capacitif entre grille et canal est intensifié ce qui augmente la densité de charge d inversion et donc le courant de saturation. La silice, SiO 2, est l oxyde de grille naturel et de référence qui a rendu possible le succès fulgurant du silicium comme matériau de base de la microélectronique. Pour des épaisseurs supérieures à 20Å, le courant qui traverse l oxyde, sous l action du champ vertical de grille et par effet tunnel, reste trop faible pour dégrader le courant de fuite global du transistor, I OFF. Les premiers signes de faiblesses du SiO 2 se manifestent en dessous de 20Å car le courant tunnel devient la principale composante du courant I OFF. En dessous de 10Å, outre les problèmes de réalisation technologique, la fuite par la grille est de l ordre de grandeur du courant de saturation. La solution consiste donc à augmenter l épaisseur de la barrière tunnel, donc du diélectrique de grille, tout en gardant un EOT extrêmement faible, ce qui est possible en utilisant des matériaux diélectriques différents de la silice et dit à haute permittivité électrique (High K, K=ε). L emploi de SiO 2 nitruré, dont la permittivité est légèrement supérieure, a permis de repousser l échéance, donnant ainsi un peu plus de temps au développement de ces High K (option décrite par la suite). EOT Jg simulé Jg limite au-delà de ce point, l'oxyde nitruré ne permet plus de satisfaire la limite acceptable de fuite de grille 90nm 65nm 45nm 32nm 22nm Figure 1-9: Densité de courant de fuite à travers l oxyde nitruré de grille, calculée en fonction de l EOT nécessaire et prédit par l ITRS jusqu en 2018 pour le LSTP. La densité de courant limite est également donnée [ITRS 03]. 29

31 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? La figure 1-9 illustre cette problématique face à la loi de Moore. A partir des EOT prévues pour tous les nœuds technologiques LSTP des 13 prochaines années, la densité de courant de fuite de grille à travers un oxyde nitruré est calculée, puis comparée à la limite acceptable de fuite de grille. Il apparaît donc clairement qu avec de telles spécifications, en dessous du 90nm, l oxyde nitruré ne pourra plus assurer une fuite acceptable. Les High K n étant toujours pas disponibles pour la production, pour le 65nm et même pour les débuts du 45nm, l oxyde nitruré reste donc le meilleur matériau. Les spécifications devront donc être revues à la baisse. 1.3 Repousser le bulk jusqu à ses dernières limites Améliorer le contrôle des effets canaux courts La transformation "tension-dopage" développée par [SKOTNICKI 88] permet d obtenir des expressions analytiques des effets canaux courts en les reliant assez simplement aux principaux paramètres technologiques du transistor. Ainsi, le SCE et le DIBL peuvent être modélisés à l aide des équations suivantes [SKOTNICKI 03] : 2 ε X Si j Tox_el Tdep SCE = φ 2 d ε ox L eff Leff Leff 2 ε X Si j Tox_el Tdep DIBL = V 2 d ε ox L eff Leff Leff L = L 0.8X avec eff g j [1.14] [1.15] X j est la profondeur des extensions, T dep est la profondeur de déplétion (ZCE), T ox_el, l épaisseur électrique du diélectrique de grille (EOT), Vd, la tension appliquée au drain, et Leff la longueur de grille effective électrique. L impact sur la tension de seuil en régime saturé est ainsi : qnchtdep Vth _ sat = VFB + 2φF + SCE DIBL [1.16] C ox _ el Grâce aux expressions précédentes, de nombreux leviers émergent afin de minimiser le SCE et le DIBL. Ces leviers, T ox, T dep, X j et L eff, ont l avantage d être des paramètres technologiques sur lesquels il est possible d agir directement. Pour T ox, nous avons vu que sa réduction améliore le contrôle de la grille sur le canal mais entraîne aussi une hausse de la fuite par effet tunnel. Les solutions envisagées seront abordées au paragraphe L impact de chacun des autres paramètres est fortement lié à l optimisation du dopage du transistor Augmentation locale du dopage canal : implantation des poches En réduisant T dep, le moment où les ZCE se recouvriront est retardé. T dep représente la profondeur de la ZCE des jonctions source/canal et drain/canal. La ZCE s étend 30

32 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? principalement dans le canal à cause de son faible dopage en comparaison de la source et du drain. Pour réduire l extension de la zone déplétée, il suffit donc d augmenter le dopage du canal N ch : T 2ε = [1.17] ( φ V ) si dep d B qnch a) b) source substrat Si poches halos drain ZCE Vth_lineaire (V) Dose des poches cm cm cm -3 Pas de poches Lgrille (nm) Figure 1-10: a) Implantations des poches et halos après celles des extensions (LDD). Ces implantations augmentent le dopage moyen du canal uniquement sur transistors courts. b) Effet de l implantation des poches sur la tension de seuil. Plus la longueur de grille diminue et plus le dopage moyen du canal augmente, contrant ainsi es effets canaux courts (chute modérée de la tension de seuil) [MONFRAY 03].. Cette augmentation du dopage canal doit être effective uniquement sur transistor court et ne pas affecter la tension de seuil d un transistor long. A cette fin, des implantations ioniques de dopants du même type que le canal sont utilisées. Elles sont tiltées et auto-alignées avec la grille afin d être localisées autour des extensions, d où le nom de "poche" [Bouillon 97] (figure 1-10a). Ainsi, ces implantations n ont d effet que sur transistors courts et permettent de contrer les effets canaux courts (figure 1-10b). Sur le même principe, des "halos" sont implantés plus profondément (plus forte énergie) de manière à réduire l extension des ZCE sous le canal de conduction afin de réduire les risques de perçage volumique (création d un canal de conduction parasite et enterré, non contrôlé par la grille). La limitation principale de ces implantations de poches est que les dopants supplémentaires dans le canal interagissent avec les porteurs entraînant une dégradation de la mobilité. Cet aspect sera développé plus en détail dans le chapitre Limiter la diffusion des extensions : jonctions ultra fines et recuits rapides L apparition des effets canaux courts est directement liée à la proximité des extensions de chacune des jonctions et donc, à la longueur de grille électrique L eff. Plus L eff diminue et plus les effets canaux courts sont amplifiés. Augmenter L eff constitue donc un moyen supplémentaire pour améliorer le contrôle. Or, ce sont donc les extensions et leur diffusion latérale qui déterminent L eff, notamment à travers le principal paramètre technologique lié aux extensions, X j. La profondeur des extensions contribue à L eff par deux mécanismes distincts. Tout d abord, 31

33 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? X j est directement proportionnel à la diffusion latérale des extensions, plus il sera faible, plus la diffusion L sera limitée et plus L eff sera élevée [SKOTNICKI 02] : L = 0.8 X j et donc Lelec Leff Lg 0.8X j = = [1.18] Des espaceurs sont aussi couramment utilisés pour absorber une partie de la diffusion latérale et ainsi limiter L. Ensuite, plus X j sera faible, et plus les lignes de champ électrique entre source et drain seront grandes, augmentant ainsi L eff. En réduisant Xj, Leff est augmentée, et ces deux effets participent à limiter les effets canaux courts. a) b) source X j L eff drain source X j L eff drain L/2 L/2 substrat Si substrat Si Figure 1-11: a) Cas de jonctions profondes. Xj et donc la diffusion L sont importants, la conséquence est que les lignes de champ sont relativement courtes. b). Cas de jonctions fines. Xj est faible, L est donc limitée, et les lignes de champ sont plus longues : les effets canaux courts sont mieux contrôlés. Technologiquement, des telles jonctions fines sont obtenues en implantant les dopants à très faible énergie et forte dose afin de limiter la profondeur et que la résistance série soit réduite au maximum. La technique généralement employée est l implantation ULE (Ultra Low Energy) qui utilise une tension d implantation minimum de 250V, mais d autres sont développées comme le PLAD (Plasma Doping) qui peut implanter avec des tensions autour de 100V. Pour plus de détails sur les problématiques de l implantation à faible énergie, voir le travail de thèse de [LALLEMENT 05]. En plus de l implantation, il faut que les dopants soient insérés en site substitutionnel afin d être électriquement actifs. C est le rôle des recuits thermiques qui sont également responsables de la diffusion des dopants à cause des budgets thermiques mis en jeu. Le principe général de toutes les techniques de recuit actuellement en développement est donc de monter très rapidement à haute température pour activer les dopants, l ensemble de l opération devant être le plus bref possible afin de limiter la diffusion. Les recuits couramment utilisés en production sont les recuits RTP (Rapid Thermal Process) de type "spike" où les rampes atteignent plusieurs centaines de degrés par seconde pour un plateau de 100ms à 1s à la température d activation. D autres techniques limitant encore plus la diffusion (recuits dit non diffusant) sont à l étude, comme les recuits "flash" (décharge plasma ou flash puissant à partir de lampes, T~1300 C, t~10-3 s) ou laser (T~1300 C, t~10-6 s) [DUMONT 05] [POUYDEBASQUE 05]. 32

34 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? 1200 recuits non diffusant 1000 Figure 1-12: Graphe R S (Xj), résistance série en fonction Rs (Ohms/sq.) HP 45nm objectif idéal LP 45nm RTP spike de la profondeur de jonction. Comparaison entre le recuit standard spike et les recuits non diffusant à l étude tels que le laser ou le flash qui permettrait de satisfaire les spécifications du 45nm pour le HP et le LP (Low Power) Xj (nm )@5e18cm -3 La tendance est donc d aller vers des jonctions de plus en plus fines pour minimiser l impact des effets canaux courts, mais cette réduction a un effet négatif sur la résistance série. Le graphe R S (X j ) ci-dessus constitue la figure de mérite de l optimisation des jonctions et permet d illustrer à la fois l impact des nouveaux recuits en cours de développement par rapport au spike actuel et aussi l effet de la réduction de X j sur les résistances séries, d où l importance de la dose implantée et de l activation des dopants. Une étude complète sur les jonctions fines pourra être trouvée dans le travail de thèse de [EL-FAHRANE 04] Améliorer le courant de saturation Supprimer la déplétion de grille : introduction à la grille métallique Un EOT faible permet un meilleur contrôle des effets canaux courts, mais l amélioration de l EOT constitue en soi un objectif propre car il permet d augmenter le courant de saturation. Dans le cas du polysilicium de grille, la suppression de la déplétion n est pas réalisable, car même en dépassant le seuil de solubilité de dopants dans le polysi, la déplétion reste de l ordre de 4Å [JOSSE 00]. De plus, l excès de dopants, surtout dans le cas du bore, peut traverser l oxyde de grille et contre-doper le canal. L utilisation d un matériau métallique pour la grille est donc une solution radicale et sera vraisemblablement introduite en production d ici la fin de la décennie. Outre le fait qu un tel matériau, de part sa nature métallique, supprime la déplétion dans la grille, il est aussi synonyme de nombreuses améliorations : Diminution de la résistance des lignes de grille, intéressant pour réduire le délai de propagation du signal dans les applications haute-fréquence (RF). Possibilité d ajuster la tension de seuil. Ce dernier point a des implications potentiellement très importantes et représente le principal défi de la grille métallique. En effet, comme le travail de sortie de la grille (Φ M ) intervient directement dans la tension de seuil (à travers V FB ), la modulation de ce paramètre permet alors d ajuster la tension de seuil. Parmi les nombreux matériaux à l étude, les plus simples à intégrer sont de type"mid-gap" (TiN, CoSi 2, NiSi leur niveau de Fermi est au milieu du gap, Φ M ~4.6eV) 33

35 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? parce qu ils permettent que la tension de seuil des NMOS et PMOS soit symétrisée afin qu un seul matériau de grille soit commun aux NMOS et aux PMOS. Cependant, la tension de seuil obtenue est trop élevée, l ensemble des travaux de recherche actuels s oriente donc sur de nouveaux matériaux de type N+ like (Φ M identique à du polysi dopé N+) pour les NMOS (TaN, Ti ), et P+ like pour les PMOS (Ir, Pt ). Cette dualité entraînerait alors des complications importantes car il faudrait pouvoir intégrer deux matériaux de grille différents sur la même puce. Une des solutions les moins complexes serait un matériau unique pour lequel Φ M pourrait être modulé du N+ like au P+ like uniquement par implantations. Ainsi, parmi les intégrations possibles d une grille métallique, la siliciuration totale de la grille ou TOSI (TOtalement SIliciurée) [TAVEL 01] semble être la mieux adaptée et la plus simple pour intégrer un matériau de grille unique. En effet, des modulations importantes (mais pas encore suffisantes) de Φ M sur du siliciure de nickel (NiSi) ont été obtenues par implantations [AIME 04] (figure 1-13). Pour plus de détails concernant l intégration de la grille métallique, on pourra se référer aux travaux de thèse de [TAVEL 03] et de [HARRISON 05]. Figure 1-13: Modulation du travail de sortie du NiSi par implantation de bore, de phosphore et d arsenic. La modulation couvre presque la totalité du gap [AIME 04]. Pour les transistors FD (Fully Depleted ou complètement déplété) à canal de conduction mince sur isolant, comme le SON, nous verrons que la tension de seuil est intrinsèquement faible. Il faut alors augmenter le dopage canal pour l ajuster ce qui dégrade la mobilité. Par rapport au transistor MOS conventionnel bulk, le canal peut être non dopé pour améliorer la mobilité (aspect traité dans le chapitre 3), et l intégrité électrostatique est assurée par l architecture ellemême. La tension de seuil est donc d autant plus faible, et dans l optique d une grille métallique, il apparaît donc que la modulation nécessaire pour ajuster N et PMOS pourra être beaucoup moins extrême que sur le bulk et qu ainsi, une telle intégration soit possible plus rapidement sur ce type d architecture Limiter les fuites de grille : les diélectriques à haute permittivité Pour faire face à l augmentation des courants de fuite par effet tunnel, tout en maintenant un EOT performant, et ainsi satisfaire aux spécifications ITRS, les diélectriques à haute permittivité (High K) sont la solution la plus simple. 34

36 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? Les High K à base d hafnium (Hf) sont les plus étudiés (HfO 2, HfSiON ou Hf 1-x Si x O 2 ) et leur permittivité vaut K=ε~20 contre ε=3.9 pour la silice. Ainsi, pour un EOT de 10Å, l épaisseur de HfO2 nécessaire sera de EOT*20/3.9, soit environ 50Å. L épaisseur du diélectrique ayant un effet exponentiel sur le courant tunnel, l intérêt des High K est évident. En pratique, l intégration de ces matériaux dans un procédé de fabrication classique est retardée par quelques points noirs à la fois technologiques et théoriques. Un des principaux freins technologiques est que le dépôt d un High K nécessite la formation d un oxyde "piédestal" (SiO 2 ), qui sert d interface avec le substrat et mesure plus de 5Å d épaisseur, limitant ainsi sérieusement la réduction de l EOT. De plus, des réactions ont été observées entre certains High K et le polysi au cours des recuits thermiques du procédé de fabrication. Cette option semble donc bien se coupler à la griile métallique. Plus simplement, il faut être capable de le graver et de le retirer sélectivement. Enfin, ces matériaux sont responsables d une dégradation de la mobilité des porteurs dans le canal de conduction [HOBBS 03]. Plusieurs hypothèses émergent comme l accentuation des interactions des porteurs avec les plasmons de surface (due à la forte polarisabilité des diélectriques High K) [REN 03] ou l augmentation des interactions coulombiennes entre des charges fixes piégées dans le High K et les porteurs [TORII 02]. Aujourd hui, les High K ne sont pas encore disponibles pour le CMOS, mais devant la nécessité de réduire les fuites de grilles, en particulier pour les transistors à basse consommation, la pression augmente et tous ces aspects font donc l objet d intenses recherches. Comme la grille métallique, son introduction en production devrait voir le jour avant la fin de la décennie, et remplacer ainsi un matériau de base, clé du succès du silicium, et en place depuis plus de 30 ans Introduction de contraintes mécaniques dans le canal de conduction Comme nous le verrons dans les chapitres 3 et 5, l introduction de contraintes mécaniques dans le canal de conduction peut améliorer très fortement la mobilité des porteurs, et donc les performances, sur transistor conventionnel comme sur transistor FD. La figure 1-13 résume les différentes méthodes connues pour le moment permettant de contraindre le canal. Deux familles se distinguent. La première où le substrat n est pas standard mais au contraire modifié afin d obtenir un canal contraint. Par exemple, une couche de Si, futur canal, croît par épitaxie sur une couche épaisse de SiGe relaxé [JURCZAK 99a]. Le résultat est un canal Si contraint en tension biaxiale. Cette technique, le SRB (Strain Relaxed Buffer) peut être également appliquée au substrat SOI (SGOI, Silicon Germanium On Insulator) [MIZUNO 99] ou bien, la couche de Si contrainte peut être transférée directement (procédé Smart Cut) sur substrat SOI, on parle alors de SSOI [RIM 03], [NUMATA 04]. Enfin, une autre technique n emploie pas de contraintes mais améliore la mobilité des trous (PMOS), sans dégrader celles des électrons, simplement en tournant le substrat pour que la conduction s opère selon la direction [100] au lieu de [110]. 35

37 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? basée sur le substrat Amélioration basée sur le procédé de fabrication SRBs - Si x Ge 1-x Rotation du substrat <100> couches contraintes SiGe SEG Bulk SGOI SSOI Tensile bi-axial Bulk SOI CESL SMT SiGe SD Tensile Tensile Compressive SiGe enterré nmos nmos nmos+pmos Si-channel pmos <100> Si-channel Compressive pmos pmos pmos SiGe SiGe chapitre 5 Si BOX BOX BOX BULK SGOI SSOI BULK SOI Figure 1-14:Méthodes actuelles d amélioration de la mobilité, principalement basées sur l introduction de contraintes mécaniques dans le canal. La deuxième famille utilise un substrat standard et le canal est contraint en cours de fabrication du transistor. On peut citer la couche d arrêt de gravure contact (CESL, Contact Etch Stop Layer) [GOTO 04]. La contrainte intrinsèque dans cette couche se transmet au canal au moment du dépôt. On peut ainsi améliorer soit les NMOS, soit les PMOS. Une variante, le SMT (Stress Memory Transfer), consiste à déposer cette couche contrainte, avant le recuit de recristallisation de la grille. Ceci permet de transférer la contrainte au canal via la grille [CHEN 04]. Avec ces techniques, gagner et sur N et sur PMOS nécessite alors une intégration plus complexe (dépôts multiples, implantation de Ge pour relaxer la contrainte localement ). D autres éléments tel que le STI peuvent aussi induire des contraintes mécaniques dans le canal [BIANCHI 02] [GALLON 04]. La dernière sous-famille utilise l épitaxie sélective (SEG, Selective Epitaxial Growth) du SiGe comme par exemple les source/drain en SiGe. Ainsi placée aux portes du canal, la compression induite est très efficace et améliore fortement la mobilité des trous [GHANI 03]. De plus, un nouveau concept issu de la technologie SON sera décrit dans le chapitre SOI et SON : canal de conduction mince sur isolant ou le contrôle intégré des effets canaux courts Les pages précédentes examinent les différentes innovations technologiques qui permettent au transistor MOS conventionnel d assurer les performances requises. Cependant, cette prolongation ne fait que repousser l échéance (pour combien de temps?). Les méthodes disponibles pour réduire les dégradations des effets canaux courts atteindront leurs limites. Dans l hypothèse où assurer l intégrité électrostatique sera encore technologiquement possible en dessous d une longueur de grille de 15nm, les niveaux de dopage canal nécessaires seraient tels, et les jonctions si fines, que même les contraintes mécaniques ne pourraient compenser les 36

38 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? pertes dues aux résistances série et au dopage canal. Les spécifications sur I ON ne seraient pas satisfaites. Mais une seule chose paraît presque certaine : l industrie fera tout pour maintenir le rythme historique de 17% par an de progression des performances, plus rapide, plus dense, moins cher...une douce révolution technologique s opérera donc vraisemblablement vers de nouvelles architectures entre aujourd hui et En tout cas, celle des esprits a commencé depuis longtemps Le transistor complètement déplété Une de ces nouvelles architectures est le transistor simple grille complètement déplété (FD, Fully Depleted). Ce transistor FD se distingue du MOS conventionnel ou bulk par son canal de conduction mince et isolé du substrat par une couche de diélectrique enterré (BOX, Buried Oxide). Il tire ainsi son nom du fait que dès l inversion faible, la totalité du canal de conduction est déplétée, d où l utilisation d un canal mince. A l heure actuelle, il existe deux possibilités de fabriquer un tel transistor. Les substrats SOI (Silicon On Insulator, silicium sur isolant) ont ainsi été développés pour obtenir ces transistors. Ces substrats sont composés d une couche de Si relativement mince isolée du substrat par un diélectrique. C est donc la totalité de la zone active de la plaque qui est isolée, on parle alors de transistors FDSOI (figure 1-15a). Notons que dans la famille des transistors SOI, c est le transistor PDSOI (PD, Partiellement Deplété) qui a ouvert la voie. Il s agit d une architecture de transition entre le bulk conventionnel et le FDSOI, utilisant entre autre une couche de Si plus épaisse. Le canal n est donc pas complètement déplété, ce qui induit la présence d un substrat flottant à l origine d effets parasites. Pour plus de détails, voir les travaux de thèse de [FENOUILLET-BERANGER 01]. a) transistor SOI b) transistor SON grille Si grille Si oxyde enterré substrat Si oxyde enterré Si c) canal entièrement déplété en inversion faible T Si =T dep =X j T BOX Figure 1-15: Schéma de principe a) du transistor FDSOI, b) du SON, et c) zoom sur le canal et caractéristiques communes aux deux transistors, T Si, l épaisseur du canal et T BOX, l épaisseur du diélectrique enterré. Pour le FDSOI, 10<T Si <20nm, 50<T BOX <400nm, pour le SON, 5<T Si <20nm, 10<T BOX <40nm. Le transistor SON (Silicon On Nothing, silicium sur rien) [JURCZAK 99b] constitue une alternative originale qui permet d obtenir des transistors FD à partir de substrats bulk standards, ce qui est extrêmement intéressant en terme de coût. En l occurrence, nous pouvons 37

39 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? voir sur la figure 1-15b que le SON se distingue du FDSOI par un oxyde enterré situé uniquement sous la grille et les espaceurs. Ainsi, seul le canal de conduction est isolé du substrat. Pour les dispositifs FD, deux nouveaux paramètres interviennent donc : T Si, l épaisseur du canal de conduction et T BOX, l épaisseur de l oxyde enterré (Buried Oxide, BOX). Ainsi, comme l illustre la figure 1-15c, la profondeur de déplétion T dep ainsi que X j la profondeur des extensions sont naturellement déterminées par l épaisseur T Si du canal. Le transistor FD est donc naturellement plus robuste face aux effets canaux courts que le transistor bulk conventionnel. Nous détaillerons au paragraphe l impact de T Si et de T BOX sur le contrôle des effets canaux courts. Ce contrôle intégré des effets canaux cours permet, entre autre, d alléger fortement le dopage canal afin d améliorer la mobilité. Un canal non dopé est donc possible en intégrant une grille métallique, qui compense alors, par son travail de sortie, la tension de seuil faible induite par la limitation de T dep et l absence de dopage. Le transistor FD permet ainsi d intégrer la grille métallique mid-gap en l état actuel sans souffrir d une tension de seuil trop élevée comme c est le cas du bulk. C est que nous aborderons dans la partie 1.5 dans le cas du SON. De plus, cette réduction de T dep entraîne aussi une diminution du champ effectif de grille par rapport au transistor conventionnel. Les porteurs subissent alors moins l effet des rugosités de l interface Si/SiO2 ce qui améliore la mobilité (chapitre 3) Le FDSOI : avantages et difficultés technologiques Avantages supplémentaires Outre les qualités naturelles du transistor FD face aux effets canaux courts, qualités communes au FDSOI et au SON, le transistor FDSOI apporte un gain de performance supplémentaire. En effet, au contraire du SON, la totalité de la zone active est isolée par l oxyde enterré, y compris la source et le drain (figure 1-15a). Cette isolation réduit le courant de fuite des jonctions source/substrat et drain/substrat, ce qui rend le FDSOI particulièrement bien adapté aux mémoires DRAM, où ce courant est directement responsable du temps de rétention de la charge dans la capacité. En parallèle, cette isolation réduit aussi considérablement les capacités de ces jonctions. Ainsi, même si cela n a pas d impact sur le fonctionnement statique, le comportement dynamique du transistor est sensiblement amélioré, ce qui est très intéressant lorsque l on conçoit un circuit. Le FDSOI permettrait ainsi d améliorer la rapidité des circuits Uniformité de la couche active de silicium des plaques SOI Le FDSOI est donc très prometteur mais c est son intégration technologique qui pose un certain nombre de problèmes, principalement liés aux substrats SOI et à la problématique des films minces de Si. 38

40 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? L épaisseur TSi du canal détermine la profondeur de déplétion, des variations de ce paramètre modifieront donc les caractéristiques électriques du transistor, en particulier la tension de seuil. Ce problème est particulièrement pertinent au sujet des plaques SOI. En effet, ces plaques aujourd hui sont majoritairement obtenues par "wafer bonding" avec des procédés tels que le Smart-cut [BRUEL 95], utilisant le collage moléculaire entre deux plaques, et où l épaisseur finale de la couche active de silicium est définie par polissage mécano-chimique (CMP, Chemical Mechanical Polishing). Le résultat est une dispersion sur l épaisseur de cette couche sur l ensemble de la plaque, quelques nanomètres au mieux. Ce problème d uniformité se répercute alors sur les caractéristiques électriques des dispositifs. La qualité des substrats ne cesse de s améliorer, malgré tout, les épaisseurs visées de la zone active Si sont de plus en plus faibles, de l ordre de 10nm, des non-uniformités de quelques nanomètres auront donc un impact fort. De plus, avec une telle mise en œuvre, les plaques SOI représentent un surcoût économique assez important, un argument de poids dans une perspective industrielle L épaisseur de l oxyde enterré Autre limitation actuelle, il est difficile également d obtenir des plaques dont l oxyde enterré est mince, ce qui est pourtant nécessaire pour encore améliorer le contrôle des effets canaux courts sur les dispositifs les plus petits (partie 1.4.5). De plus, cet oxyde épais bloque l évacuation de la chaleur générée dans le canal, ce qui provoque un effet d auto-échauffement et dégrade les performances. Pour finir, il n est pas possible d augmenter le dopage sous l oxyde enterré pour réaliser un effet ground-plane (voir partie 1.4.5) qui permet aussi de réduire les effets canaux courts L isolation latérale Cette fonction est assurée par le STI et son intégration est relativement simple sur un substrat standard. Sur SOI, la formation du STI entraîne une consommation latérale de l oxyde enterré. Dans des zones très denses, l oxyde peut donc être entièrement vidé. L isolation type LOCOS a donc été préférée pendant un temps, mais sa forme de "bec d oiseau", responsable d un effet de transistor parasite [HAOND 91], est incompatible avec les intégrations denses. La tendance est donc de revenir au STI, mais son intégration nécessite encore beaucoup d optimisations La siliciuration des films minces Dans le cas d une siliciuration CoSi 2 par exemple, le dépôt de cobalt ne peut pas être inférieur à 6nm pour assurer l uniformité. En conséquence et vue la stoechiométrie, si le film Si n est pas suffisamment épais, la formation du siliciure consomme le silicium latéralement jusqu à ce que tout le cobalt réagisse, ce qui peut isoler le canal de la source et du drain. Le NiSi a tendance a remplacé le CoSi2, notamment parce qu il améliore la conductivité. Autre avantage bienvenu pour les films mince, sa stoechiométrie est plus avantageuse, il consomme moins de Si. Le dépôt minimum est aussi autour de 6nm, mais au contraire du Co où le Si diffuse pour réagir, c est le Ni qui diffuse latéralement pour réagir avec le Si dans le cas où l épaisseur de Si ne suffit pas. Ceci peut donc conduire à des courts-circuits entre source et drain. 39

41 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? La solution la plus simple est de surélever les zones de source et de drain à l aide d une épitaxie sélective (chapitre 2) Le SON : intérêt technologique D un point de vue électrique, le transistor SON fait partie de la famille des transistors complètement déplétés. Le SON est donc aussi robuste face aux effets canaux courts que le FDSOI à BOX mince. polysi SiO 2 épitaxie Si 20nm diélectrique enterré 80 nm 20nm canal Si Si 3 N 4 Figure 1-16: Exemple de transistor SON. Le diélectrique enterré (ici, un bi-couche oxyde/nitrure) se situe uniquement sous le canal de conduction. L oxyde de grille fait 30Å, Lg=80nm, T BOX =20nm,T Si =20nm [MONFRAY 01]. C est sur le plan technologique que le SON révèle tout son intérêt. En particulier, son principe même de fabrication permet d obtenir une architecture FD à partir de substrat bulk standard, grâce à une intégration CMOS classique enrichie de quelques étapes spécifiques. Cette approche utilisant un substrat standard facilite la co-intégration de transistors SON avec des transistors bulk conventionnels sur la même puce (voir paragraphe 1.5.2), ce qui permet d optimiser les architectures et donc les performances en fonction de la dimension des transistors [MONFRAY 03]. Du point de vue du contrôle technologique, les étapes spécifiques du SON permettent de part leur nature d assurer une très bonne uniformité des paramètres de base du transistor FD, T Si et T BOX (figure 1-16). En effet, les épaisseurs du canal et du futur oxyde enterré sont définies par des étapes d épitaxie. Cette méthode de croissance, couche atomique par couche atomique, permet un très bon contrôle de l épaisseur finale sur l ensemble de la plaque, dans une gamme de 10 à 40nm d épaisseur (jusqu à 5nm pour le canal) et avec une uniformité pouvant atteindre 1nm. D autre part, l oxyde enterré étant réalisé après implantation des caissons et autres dopages, il est possible de doper la zone sous le futur oxyde enterré pour avoir un effet Ground Plane. La principale différence morphologique entre SON et FDSOI à BOX mince se situe au niveau de l oxyde enterré qui n isole pas, sur SON, les jonctions source/drain du substrat (figure 1-16). Cette caractéristique constitue à la fois un point fort et le point faible du SON. C est le principal défaut de l architecture car sur le plan du fonctionnement dynamique, les capacités de jonctions ralentissent le transistor, le FDSOI à BOX mince reste donc plus rapide. Cette concession se révèle particulièrement bienvenue technologiquement car elle facilite la siliuration de la source 40

42 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? et du drain. En effet, comme il y a continuité entre source/drain et le substrat, tout le silicium nécessaire à la siliciuration (CoSi 2 ou NiSi) est disponible en profondeur. La consommation latérale de Si est sensiblement limitée et les soucis de court-circuit (NiSi) ou de coupure du canal (CoSi 2 ) sont ainsi évités. De plus, l intégration de la grille métallique par siliciuration totale de la grille (TOSI) est plus facile que sur bulk [MONFRAY 02]. Lors de la siliciuration de la grille, le risque est que le siliciure qui se forme dans la source et le drain soit plus profond que les jonctions, autrement dit, la jonction est percée. Le paragraphe suivant montre que, au contraire du bulk, la profondeur de la jonction peut être augmentée durant la formation du SON, excluant ainsi ce risque Description des étapes technologiques principales du SON Le but de ce paragraphe n est pas de décrire en détail le procédé de réalisation des dispositifs SON, mais simplement de donner l enchaînement des étapes clés qui permet d obtenir cette architecture. Le procédé de fabrication démarre par la réalisation conventionnelle de l isolement latéral des transistors par des tranchées d oxyde (Shallow Trench Isolation). Deux épitaxies sélectives de Silicium-Germanium (SiGe) et de Si sont ensuite réalisées, permettant de définir le canal de conduction du transistor et la future couche de diélectrique enterré (BOX), la couche enterrée de SiGe sert alors de couche sacrificielle (figure 1-17a). Les étapes conventionnelles du transistor sont alors réalisées jusqu aux espaceurs (figure 1-17b). Les zones sources et drains sont alors gravées de façon auto-alignée, c est la gravure des jonctions afin de pouvoir accéder à la couche de SiGe enterrée. a) b) épitaxie Si sélective épitaxie SiGe sélective grille extensions S/D c) grille gravure latérale du SiGe substrat Si SiGe grille épitaxie Si grille grille canal Si S D SiGe oxyde enterré substrat Si d) e) oxyde enterré f) STI Figure 1-17: Description succincte du procédé d intégration des transistors SON [MONFRAY 03]. Une fois que l accès au SiGe est ouvert, la couche enterrée de SiGe est gravée par un procédé isotrope et sélectif par rapport au Si, ce qui permet de créer un tunnel sous la grille et le canal de conduction, c est l étape majeure du procédé (figure 1-17c). La grille et le canal sont alors 41

43 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? suspendus au dessus de la zone active et sont supportés par le STI, d où le nom de Silicon On Nothing (figure 1-17f). Le tunnel est alors rempli avec un matériau diélectrique (de l oxyde par exemple), et le fond des jonctions est alors nettoyé afin de laisser la couche d oxyde uniquement sous le canal de conduction (figure 1-17d). Dans le cadre de l intégration de la grille métallique par la TOSI, c est après cette étape que la profondeur des jonctions peut être facilement augmentée. En effet, comme le fond des jonctions est accessible, une implantation à basse énergie évitera que le siliciure ne perce la jonction (voir paragraphe précédent). Une épitaxie sélective de silicium est alors réalisée pour reformer la source et le drain, en démarrant du fond des jonctions et des extrémités du canal de silicium, jusqu à la réunification des extensions avec les zones source et drain (figure 1-17e). Pour plus de détails sur le transistor SON tel qu il est décrit ici, voir les travaux de thèse de [MONFRAY 03]. Dans la suite de ce manuscrit, les appellations SON "standard" ou "avec rupture de canal" seront utilisées pour ce type de transistor SON Contrôle de effets canaux courts : pourquoi des films minces? Impact de l épaisseur du canal de conduction L émergence d effets canaux courts dans un transistor dépend de la compétition entre le champ de grille et le couplage électrostatique entre source et drain à travers le canal. Ces effets parasites sont maîtrisés lorsque la grille contrôle l intégralité du canal de conduction. Sur un transistor court, le couplage latéral devient si fort que la grille perd le contrôle d une partie du canal. La solution consiste donc à bloquer ce couplage en limitant l épaisseur du canal. Les figures 1-18a et b représentent les équipotentielles dans un transistor SON. Le canal épais autorise le couplage entre source et drain alors qu il est fortement limité avec un canal mince. L épaisseur TSi du canal impacte donc directement les effets canaux courts. En travaillant avec un canal très mince, la dépendance de la tension de seuil face à la réduction de la longueur de grille est minimisée (figure 1-18c). 42

44 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? TSi mince TSi épais b) pas de couplage latéral couplage latéral a) c) 0.2 Tsi=15,10,5nm 0.25 DIBL(V) Tsi=15,10,5nm [email protected] L(µm) Figure 1-18: a) et b) Répartition des équipotentielles dans un transistor SON dans le cas d un canal mince et épais (TSi=10nm et 30nm). Avec un canal épais, il y a un fort couplage entre source et drain, c e qui n est pas le cas du canal mince. c) Impact simulé sur les effets canaux courts. La chute de Vth est minimisée par un canal mince [MONFRAY 03] Impact de l épaisseur du diélectrique enterré et effet ground plane De la même manière qu un canal épais, un diélectrique enterré (BOX) épais favorise le couplage électrostatique entre source et drain, et donc les effets canaux courts. En effet, les équipotentielles de source et drain pénètrent latéralement dans le BOX, augmentant ainsi son potentiel, ce qui perturbe à son tour le potentiel du canal et finalement la barrière entre source et drain. Le couplage électrostatique se produit donc à travers mais aussi sous le BOX et ce, d autant plus qu il est épais (figure 1-19a). Ces effets sont nettement limités lorsque l épaisseur est réduite (figure 1-19b), en particulier, dans le canal, les équipotentielles sont à nouveaux parallèles à la grille, et sous le BOX, les équipotentielles en provenance de la source et du drain sont beaucoup plus espacées, d où une réduction des effets canaux courts (figure 1-19c). 43

45 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? a) c) (V) b) couplage latéral Figure 1-19: Répartition des équipotentielles dans le cas d un diélectrique enterré a) épais (T BOX =100nm) et b) mince (T BOX =10nm). Le couplage est nettement réduit avec T BOX =10nm. c) Impact simulé de T BOX sur les effets canaux courts [FENOUILLET-BERANGER 03]. Finalement, avec un canal de conduction et un BOX minces (~5 à 20nm), la zone d influence du champ vertical de grille s étend bien au-delà et provoque une déplétion sous le BOX, ce qui augmente l épaisseur effective du BOX. Par exemple, si la déplétion atteint 30nm sous un oxyde enterré de 10nm, l EOT ou le BOX équivalent sera de 20nm, ce qui va à l opposer d une optimisation du contrôle des effets canaux courts. Il faut donc augmenter le dopage dans cette zone pour réduire l extension de la déplétion, c est l effet ground plane. Le SON, en comparaison au FDSOI à BOX mince, permet d obtenir ceci car le BOX est réalisé après les étapes d implantations. En particulier, l implantation "anti-perçage" dont le pic est situé sous la couche de SiGe peut parfaitement remplir ce rôle, ainsi que l implantation canal dans une moindre mesure. L impact de l effet ground plane est simulé sur la figure V dd =0,1V&1V N canal =5e17cm -3 Figure 1-20: Effet ground plane sur le DIBL en fonction de TBOX (simulations DIBL (V) T BOX = 20nm 10nm 5nm numériques). Lorsque le dopage augmente, la profondeur de déplétion sous le BOX diminue, et l oxyde enterré équivalent est plus mince, d où un meilleur contrôle des effets canaux courts. TSi=10nm, Ncanal=5.1017cm-3 et Lg=50nm [MONFRAY 03] E+17 1E+18 1E+19 N substrat (cm -3 ) 44

46 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? 1.5 La plateforme technologique SON Le SON : une technologie robuste Contrôle des procédés technologiques et performances Les résultats obtenus sur les intégrations les plus récentes [MONFRAY, CHANEMOUGAME 04] démontrent la maturité de la technologie SON, notamment dans le contrôle des différentes étapes technologiques, ce qui est indispensable dans une perspective à long terme. a) b) Vth lin (V) NMOS PMOS Lg (µm) DIBL (mv) Figure 1-21: a) Transistor SON avec une excellente morphologie, TSi=17nm, T BOX =40nm, Tox=16Å. b) Vth(L) : un très bon contrôle des effets canaux courts est obtenu [MONFRAY, CHANEMOUGAME 04]. Ainsi, la figure 1-21a est une photo TEM (microscope à transmission) d un transistor SON ayant une morphologie excellente. En particulier le bon contrôle de l épaisseur du canal de conduction mince permet d obtenir une très bonne intégrité face aux effets canaux courts (figure 1-21b). Ce contrôle technologique se manifeste également à travers la très faible dispersion des principaux paramètres électriques comme la tension de seuil (figures 1-22a et b). En effet, un même dispositif est mesuré sur plusieurs puces différentes sur l ensemble de la plaque. Plus les courbes sont verticales, et plus elles indiquent que la tension de seuil est peu dispersée et donc bien centrée sur la tension de seuil visée. Ces courbes témoignent donc de la qualité du contrôle que permettent les diverses étapes technologiques liées au SON et ce, quelque soit le dopage des halos (léger, moyen ou lourd). Le décalage de tension de seuil par rapport à la référence est dû à la caractéristique "complètement déplété" du canal de conduction des transistors SON, ce qui se traduit par une tension de seuil plus faible. Finalement, en permettant d alléger le dopage canal tout en contrôlant les effets canaux courts, les performances électriques du SON sont supérieures de 30 à 50% aux références bulk (figure 1-23). 45

47 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? a) b) 90 SON 90 reference 80 Bulk 80 Cumulative probability (%) PMOS transistor FD reproducibilité et uniformité très bonne Vth_lin (V) Cumulative probability (%) SON+ halos léger NMOS moyen lourd transistor FD reference Bulk +halos légers Vth_lin (V) Figure 1-22: Dispersion de la tension de seuil sur l ensemble de la plaque pour un même type de dispositif, a) PMOS, et b) NMOS. La dispersion est très faible et comparable voire meilleure que la référence bulk, ce qui traduit un très bon contrôle des diverses étapes technologiques [MONFRAY, CHANEMOUGAME 04]. a) Figure 1-23: Id(Vd) sur transistors SON. Les performances dépassent respectivement de 34 et 50% celles des PMOS et NMOS de référence Mémoires SRAM et oscillateurs en anneaux Les circuits tels que les mémoires SRAM sont un autre très bon indicateur de la maturité d une technologie. En effet, comme nous le verrons dans chapitre 2, leur fonctionnement met en jeu de nombreux transistors dont les paramètres électriques (Vth) doivent être bien ajustés. Des mémoires SRAM (1.36µm 2 à 6 transistors) en technologie SON ont ainsi été testées et se sont révélées parfaitement fonctionnelles. Sur la totalité d une plaque, les caractéristiques de puce en puce sont très proches et les mesures de SNM (Standard Noise Margin) effectuées (figure 1-24a) indiquent un rendement supérieur à 90% de points mémoires opérationnels. La SNM mesure la stabilité de la cellule mémoire et vérifie donc sa fonctionnalité, en particulier celles des inverseurs la constituant. Une valeur typique de SNM est autour de 10% de Vdd. La SNM est 46

48 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? extraite à partir des fameuses caractéristiques de sortie des inverseurs en forme d ailes de papillon (figure 1-24b). a) a) b) Figure 1-24: a) Mesures de SNM sur la totalité d une plaque et pour plusieurs tensions d alimentation Vdd. b) Caractéristiques de sortie des inverseurs des cellules mémoires pour plusieurs Vdd. Si une cellule SRAM est constituée de deux inverseurs (un NMOS et un PMOS par inverseur) et de deux transistors d accès, un oscillateur en anneaux (RO, Ring Oscillator) est composé de plusieurs inverseurs (plusieurs dizaines voir quelques centaines) en nombre impair, et placés en cascade de telle sorte que la sortie du dernier et connectée à l entrée du premier. Chaque inverseur représente un étage ou une porte (figure 1-25a). De tels circuits comportant 141 étages ont été fabriqués en technologie SON et sont parfaitement fonctionnels. 60 a) a) b) W=0.38µm L=55nm W=0.62µm Figure 1-25: a) Exemple d oscillateur à 3 étages. La structure encadrée représente un inverseur. b) Délai intrinsèque Tp par porte mesuré à plusieurs Vdd. Tp (s) T OX =16Å L=55nm T p =23ps Vdd (V) Ces circuits permettent de caractériser la vitesse (Tp=CV/I) des transistors utilisés et servent donc de banc d essai à une technologie donnée. Les résultats de la technologie SON la placent parmi l état de l art des dispositifs FDSOI (figure 1-25b), alors que le FDSOI est avantagé (capacité de jonctions réduites). 47

49 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? Pourquoi co-intégrer du SON avec du bulk et comment? Les dimensions "extrêmes", la diversité croissante des applications, tous ces facteurs ne permettent plus à une architecture unique de répondre seule à l ensemble des spécifications : c est le temps des compromis. Ainsi, le transistor se "spécialise" : HP (haute performance), LP (basse consommation)...au total, on compte à l heure actuelle plus d une dizaine de types de transistors, basés sur l architecture bulk, mais qui sont différenciés en modifiant les paramètres principaux tels que l épaisseur de l oxyde de grille, la longueur de grille ou le dopage canal (figures 1-26a et b). L épaisseur de l oxyde de grille détermine la tension d alimentation Vdd et les trois principaux types de transistors utilisés en 65nm pour les applications "LP/GP Mix" : le GP (General Purpose, généraliste), le LP et le IO (Input/Output, entrée/sortie) utilisé pour les transistors longs dans l adressage et l alimentation des circuits. Finalement, la tension de seuil déterminée par le dopage canal donne trois sous-familles : HVt, SVt et LVt pour tension de seuil haute, standard et faible. Une large gamme de compromis I ON /I OFF peut ainsi être balayée pour couvrir l ensemble des demandes. Avec une telle variété, certains transistors ont des longueurs de grille qui les écartent des risques liés aux effets canaux courts. L architecture bulk est donc dans ce cas la meilleure possible. Les IO en sont un exemple parfait avec une grille de 260nm (figure 1-26a). 48

50 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? a) b) Figure 1-26: a) Principaux paramètres physiques et spécifications électriques pour chaque transistor des applications "LP/GP Mix" de la technologie 65nm. b) Graphe I ON /I OFF représentant les 12 types de transistor de la technologie 65nm. Trois grandes familles : GP (General Purpose, intermédiaire entre LP et HP), LP et IO (Input/Output, entrée/sortie), et trois sous-familles : tension de seuil standard (SVt), haute (HVt) et faible (LVt), obtenues en ajustant le dopage canal [TAVEL 05]. Les IO sont des transistors longs qui servent à alimenter et adresser les circuits, il n y a donc aucun intérêt à les intégrer en SON. Le but est de rappeler que sur toute puce aussi avancée soit elle, certaines fonctions nécessitent toujours (pour le moment!) des transistors longs. Par conséquent, une nouvelle architecture doit permettre d intégrer des transistors bulk afin d étoffer son potentiel et de garder une perspective industrielle. L idée est donc d utiliser le SON pour les longueurs de grille les plus courtes tout en restant bulk là où les effets canaux courts le permettent (ou pour des fonctions particulières comme les diodes de protection) : c est la co-intégration. transistor SON transistor bulk résine grille Si grille STI SiGe Si Figure 1-27: Principe de la co-intégration des dispositifs bulk conventionnels avec le SON. Protection des zones bulk durant les étapes SON (épitaxie SiGe/Si, gravure des jonctions et gravure sélective du SiGe) avec le masque "Bridge protect". Après gravure tunnel, la résine est éliminée puis le tunnel est rempli de diélectrique. 49

51 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? Dans notre cas, il suffit de protéger les zones bulk durant les étapes spécifiques du SON. Les futures zones bulk sont ainsi protégées de l épitaxie SiGe/Si par un dépôt d oxyde défini par photolithographie (masque "bridge protect"). Les zones bulk et SON sont ensuite intégrées normalement jusqu au module de grille. Le masque bridge protect est alors de nouveau utilisé avant la gravure des jonctions pour protéger les zones bulk. Le SiGe présent uniquement dans les zones SON est ensuite gravé (figure 1-27). La résine est éliminée puis du diélectrique est déposé sur l ensemble de la plaque (zones bulk incluses) et remplit le tunnel dans les zones SON. L excès de diélectrique est ensuite éliminé sur toute la plaque (zones bulk incluses) par gravure isotrope. A partir de là, la reconstruction de la source et du drain est réalisée par épitaxie sélective menant à des source/drain surélevés dans les zones bulk. Cette méthode de co-intégration [MONFRAY, CHANEMOUGAME 04] sera détaillée dans le chapitre Au-delà du 32nm : le transistor à grilles multiples par le SON Pour un transistor SON simple grille, le contrôle des épaisseurs permet d obtenir un canal de 5nm couplé à un BOX de 10nm. D après les simulations, un tel empilement assure à lui seul l intégrité électrostatique du transistor jusqu à des longueurs de grille de 15nm (L min ~TSi min *3), ce qui est de ce point de vue une très bonne durée de vie. Cependant, ce sont les spécifications sur le courant de saturation (pour un courant de fuite donné), établies par l ITRS pour suivre la loi de Moore, qui risquent d être inatteignables avec un dispositif FD simple grille au-delà du 32nm (figure 1-28). Ioff (na/µm) Low Stand-By Power LSTP22 LSTP32 LSTP45 ITRS 2003 Bulk + Contrainte SON/SOI + Grille Métal Double Grille + Transport Balistique +Jonction métallique LSTP LSTP Ion (µa/µm) Figure 1-28: Spécifications 2003 de l ITRS pour tous les nœuds technologiques jusqu au 22nm pour la famille LSTP (Low Stand By Power) [SKOTNICKI 04]. L impact des différents "boosters" technologiques, contraintes, transistor FD (SON/SOI), grilles métal, double grille etc., est répercuté sur le compromis ION/IOFF grâce à MASTAR [ITRS 03]. Le SON peut tout juste couvrir les spécifications LSTP jusqu au 22nm en utilisant un canal contraint non dopé et une grille métallique mid-gap. Pour le HP, la seule architecture capable de suivre l évolution de l ensemble de la roadmap est la double grille (DG). En cas de transport balistique (chapitre 3) ou d introduction de jonctions métalliques [DUBOIS 01], il est théoriquement possible de dépasser largement les spécifications du HP. Ainsi le SON peut satisfaire les besoins jusqu au nœud 22nm du LSTP en intégrant une grille métallique et un canal contraint non dopé. Le transistor à double grille (DG) dépasse les spécifications LSTP et permet de couvrir celles du HP. Cette architecture offre grâce à ces deux 50

52 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? grilles un contrôle renforcé du canal de conduction limitant d autant plus les effets canaux courts. Des courants de fuite très faibles peuvent ainsi être obtenus. De plus, les deux grilles permettent de doubler le courant débité voire encore plus (inversion volumique [BALESTRA 87]). Le DG améliore donc le I OFF et aussi le I ON, l intérêt est donc considérable dans la perspective du CMOS ultime. Du point de vue de la réalisation, de nombreux concepts existent et font l objet d intenses développements (double grille, triple grille, FinFET etc.). Le principal obstacle reste l intégration technologique et l ajustement de la tension de seuil. La technologie SON permet de s affranchir de quelques difficultés technologiques et de tels transistors ont été réalisés. On peut citer les architectures GAA (Gate All Around) [HARRISON 03] et DAGAA (Design Adapted GAA) [CERUTTI 05a] (figure 1-29). Outre les difficultés d intégration, le problème majeur est l optimisation des capacités de recouvrement entre les grilles supérieure et inférieure qui ralentissent le fonctionnement dynamique. Toutes les problématiques propres aux architectures à grilles multiples sont largement étudiées dans les travaux de thèse de [HARRISON 05], et de [CERUTTI 05b]. Ce dernier propose en particulier des solutions d intégration auto-alignée permettant de réduire voir de supprimer ces recouvrements (SAGAA, Self Aligned GAA). A-A B-B A-A grilles B-B CoSi 2 canal N+ polysi BOX canal non dopé polysi N+ polysi Figure 1-29: Architecture double grille adaptée au design (DAGAA) et issue de la technologie SON. Le procédé n est pas auto-aligné, mais l alignement de la grille supérieure est suffisamment bon pour supprimer presque totalement le recouvrement [CERUTTI 05a]. BOX 1.6 Bilan Après plus de 30 ans de course à la densité d intégration, soutenue mais régulière, les premières réelles difficultés, au sens physique, se font sentir. La simple réduction des dimensions du transistor conventionnel ne suffit plus à obtenir les performances désirées et projetées par l ITRS pour continuer à suivre la loi de Moore. Une description des effets de la réduction des dimensions, principalement effets canaux courts et fuite de grille, a permis d appréhender les diverses méthodes et innovations employées par l industrie et la recherche pour prolonger la vie du transistor bulk. En particulier, à défaut du transistor idéal qui ne fuit pas et débite 51

53 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? beaucoup de courant, des compromis ont été fait, spécialisant ainsi les transistors (HP, GP, LoP, LSTP, IO) : rapidité, ou consommation minimum, ou encore comportement moyen. D un point de vue purement technologique, des dispositifs bulk fonctionnels de 5nm de longueur de grille ont pu être fabriqués [WAKABAYASHI 03]. Les performances obtenues sont loin de satisfaire les spécifications de l ITRS mais ces transistors démontrent ainsi que la limite physique ultime du MOS n est pas atteinte. De nouvelles architectures intrinsèquement plus robustes aux effets canaux courts doivent donc être développées. Ces architectures sont principalement basées sur le principe du transistor FD ou complètement déplété. On trouve ainsi le FDSOI et le SON qui offrent un meilleur contrôle des effets canaux courts grâce à un canal de conduction mince sur un isolant également mince (BOX). Dans la perspective de la réduction continue des dimensions, le potentiel des architectures à canal mince est supérieur à celui du bulk. Des transistors de 6nm de longueur de grille pour un canal de 7nm d épaisseur ont notamment été démontrés, et leurs caractéristiques sont meilleures que leurs équivalents bulk [DORIS 02]. Nous avons également pu voir que le procédé de fabrication du SON permet d obtenir des épaisseurs plus fines et avec un meilleur contrôle que le SOI, le tout à partir d un substrat standard. De plus, la co-intégration de dispositifs bulk avec du SON a été démontrée. Tous ces aspects sont indispensables pour une nouvelle architecture dans une perspective industrielle. En revanche, le FDSOI à BOX mince garde intrinsèquement l avantage de la rapidité grâce à ces capacités de jonctions réduites. En conséquence, les nouvelles architectures FD basées sur la technologie SON, qui ont été développées au cours de cette étude, ont pour objectif d allier à la fois qualités technologiques du SON et rapidité intrinsèque du FDSOI à BOX mince. Ce sera l objet du chapitre suivant. 52

54 Chapitre 2 Technologie SON et architectures SOI localisé Le chapitre précédent décrit l intérêt des transistors à canal de conduction mince sur isolant afin de poursuivre la course à la densité et à la miniaturisation. Le transistor SON fait partie de ces transistors et il a en plus l avantage d être fabriqué à partir de substrats bulk conventionnels et donc à faible coût. Cependant, dans le SON standard, seul le canal de conduction est isolé du substrat par le diélectrique enterré et les jonctions sont en contact direct avec le substrat. Cette caractéristique lui donne un comportement statique identique aux transistors obtenus sur substrats SOI. En revanche, ces capacités de jonctions plus fortes dégradent le comportement dynamique par rapport aux transistors sur substrats SOI. Le but de ce chapitre est de proposer des nouvelles architectures basées sur la technologie SON et sur le concept du SOI localisé : fabriquer à partir de substrats bulk des transistors parfaitement identiques à des transistors fabriqués sur substrats SOI. Le SON sans rupture de canal (SRC) est la première architecture présentée ici. Son principe est très proche du SON standard. Nous verrons donc le détail de cette intégration, ainsi que ses difficultés spécifiques, en particulier comment la totalité de l active Si peut être isolée du substrat. Les résultats électriques obtenus sur dispositifs isolés et sur circuits SRAM seront ensuite analysés, ainsi que la morphologie associée. Finalement, pour améliorer cette intégration, nous examinerons une variante qui permet de rendre beaucoup plus robuste le SON SRC face à la gravure SiGe. Le SON sans STI est la deuxième architecture SOI localisé. Comme son nom l indique, elle se distingue du SON SRC par l absence du module STI et par des étapes SON simplifiées, notamment la gravure SiGe. Nous aborderons donc le principe de son intégration ainsi que les différences observées par rapport au SON SRC. Une analyse morphologique en particulier dans les SRAM donnera une idée du potentiel du SON sans STI. Combiné avec le PRETCH ([HARRISON 05]), de nouvelles possibilités s ouvrent au SON sans STI. L intégration est encore simplifiée, donc plus robuste. En particulier, nous verrons comment la 2 e photo active peut être évitée, ce qui améliore la reproductibilité des résultats.

55 Chapitre 2 Architectures SOI localisé 2.1 Le SON sans rupture de canal Principe et description générale La technologie SON a été présentée au cours du chapitre précédent. Son principe repose sur la gravure sélective d une couche sacrificielle de SiGe située sous le canal Si. Le tunnel créé est ensuite comblé par du diélectrique. L architecture SON standard développé dans [MONFRAY 03] peut être également appelée "SON avec rupture du canal". En effet, lors de la gravure jonction, l empilement épitaxial de Si et SiGe est littéralement coupée de part et d autre de la grille. Les zones de source et de drain n existent plus, et le canal Si ne subsiste plus que sous la grille : il y a rupture du canal (figure 2-1a). a) SON standard b) SON sans rupture de canal a~1µm a~1µm grille grille SiGe Si SiGe Si STI L tunnel <200nm Si L tunnel ~2µm Si Figure 2-1: a) SON standard avec rupture du canal après gravure jonction. b) SON sans rupture du canal après gravure jonction. L architecture présentée ici est dite quant à elle "SON Sans Rupture de Canal" (SON SRC) parce que l intégrité de l empilement est conservée dans sa plus grande partie. L accès aux flancs du SiGe est ouvert par une gravure identique à la gravure jonction du SON standard. La différence majeure est que seule une surface très réduite au bord du STI est exposée à cette gravure (figure 2-1b). En conséquence, pour un transistor aux dimensions identiques, le tunnel à former est environ dix fois plus long sur un sans rupture de canal. Le volume de SiGe à graver sélectivement est donc beaucoup plus important. Il faut cependant noter que la miniaturisation se traduit par des surfaces de zones actives toujours plus faibles. Nous verrons que les circuits sont très bien adaptés au SON SRC, la largeur W des transistors étant particulièrement faibles. Après la formation de l isolement latéral (STI), on procède à une épitaxie sélective de SiGe, suivie immédiatement d une seconde épitaxie sélective mais de Si cette fois. Ces épitaxies sélectives forment des "facettes" en bord de zone active qui bloquent l accès au SiGe (figure 2-2a). Le procédé standard reprend ensuite jusqu à la formation de la grille (figure 2-2b). Une seconde photo active est alors réalignée sur le transistor (figure 2-2c). Cette étape constitue la particularité technologique du SON sans rupture de canal. Comme pour le SON standard, la gravure des jonctions permet d accéder au SiGe pour le retirer ensuite sélectivement. Ici, la résine protège toute la zone active (ZA) du transistor. Il faut donc d abord la graver légèrement de manière isotrope, afin de libérer les bords de la ZA et les facettes des épitaxies qui bloquent l accès au SiGe. Ensuite seulement, la gravure des jonctions éliminent les facettes (figure 2-2d) et 53

56 Chapitre 2 Architectures SOI localisé ouvre les flancs du SiGe. On procède à la gravure sélective de ce matériau par rapport au Si (figure 2-2e). Le tunnel ainsi créé sous le canal est finalement rempli par du diélectrique pour constituer l oxyde enterré (figure 2-2f). Les étapes standard reprennent la suite pour terminer le transistor. a) grille b) épitaxie Si sélective Si épitaxie SiGe sélective SiGe STI substrat Si substrat Si Si résine c) BARC résine d) BARC grille grille SiGe Si SiGe Si STI substrat Si substrat Si Si e) f) grille grille STI substrat Si Si diélectrique enterré Figure 2-2: a) Epitaxies sélectives SiGe/Si. b) Intégration CMOS standard jusqu à la formation de la grille. c) 2 e photo active réalignée. d) Gravure isotrope de la résine et gravure anisotrope des jonctions. e) Gravure sélective et isotrope du SiGe. f) Remplissage du tunnel par du diélectrique, gravure de l excès et formation d espaceurs en même temps. Les figures 2-3a et b comparent les structures finales obtenues à partir du SON avec et sans rupture de canal respectivement. Le SON standard permet de créer, à partir d un substrat bulk, un dispositif complètement déplété disposant d un oxyde enterré sous la grille. D un point de vue statique, son comportement électrique est identique à celui d un dispositif obtenu à partir d un substrat SOI. Cependant, les zones de source et de drain sont toujours connectées au substrat. Cette particularité se révèle bénéfique d un point de vue technologique (voir chapitre 1), mais elle induit des capacités parasites qui ralentissent la vitesse du transistor. Le comportement dynamique est donc dégradé par rapport à un même transistor intégré sur un substrat SOI. 54

57 Chapitre 2 Architectures SOI localisé L objectif du SON sans rupture de canal est donc de faire du SOI localisé à moindre coût : fournir à partir d un substrat bulk, un transistor d aspect morphologique identique à un transistor complètement déplété fabriqué sur substrat SOI. a) SON standard b) grille Si SON sans rupture de canal grille Si STI diélectrique enterré Si diélectrique enterré Figure 2-3: Structure finale du a) SON standard avec rupture du canal et du b) SON sans rupture du canal. Si Réalisation et développement des étapes technologiques clés La réalisation du SON sans rupture de canal est logiquement très proche de celle du SON et le but est toujours de suivre au maximum le procédé CMOS standard. Seule une étape est réellement nouvelle et entraîne des précautions particulières par la suite Formation de la zone active : les épitaxies sélectives La formation des zones actives débute de manière standard et consiste à définir les zones actives ainsi que les zones d isolement latéral (STI) tout autour : il s agit de la "photo active". L étape spécifique au SON est alors de former l empilement de zone active par deux épitaxies sélectives consécutives. Tout d abord, la couche monocristalline de SiGe à 30% de Ge pour le futur oxyde enterré (BOX, Buried Oxide), puis une couche monocristalline de Si pour le futur canal de conduction (figures 2-4a et b). La réussite et la qualité de ces épitaxies requièrent quelques précautions : Un bon état de surface permet de transférer à la couche de SiGe puis à celle de Si une bonne qualité cristalline. Le nettoyage avant épitaxie est donc très important. La concentration de Ge dans le SiGe est choisie à 30% pour offrir le meilleur compromis de sélectivité de gravure sur qualité cristalline. L épaisseur de SiGe doit rester inférieure à une taille critique pour maintenir la qualité cristalline. En croissant sur un substrat Si massif, le SiGe est en compression biaxiale. Plus la concentration en Ge est importante, plus la contrainte est forte et plus l épaisseur critique est faible. Au-delà de cette épaisseur, le substrat Si ne peut plus imposer sa maille cristalline, et le SiGe relaxe en créant des défauts cristallins tels que des dislocations. De la même manière, le budget thermique utilisé pour l épitaxie de la couche de Si doit aussi être limité, car un budget élevé peut relaxer le SiGe. 55

58 Chapitre 2 Architectures SOI localisé En conséquence, les épaisseurs de ces couches sont typiquement de l ordre de 5 à 40nm. Sur la photo TEM de la figure 2-4b, on a un exemple de cet empilement plus particulièrement centré sur le bord d active. On peut notamment voir les facettes des épitaxies sélectives au contact du STI. La facette de la dernière épitaxie recouvre le SiGe en bord d active, bloquant ainsi l accès à ce matériau. épitaxie Si sélective a) b) STI épitaxie SiGe sélective substrat Si oxyde sacrificiel Si Figure 2-4: a) Epitaxies sélectives SiGe/Si sur la ZA après STI et b) détail d une photo TEM après les deux épitaxies autour du bord de la ZA. On peut notamment distinguer les facettes des épitaxies sélectives à la frontière du STI, ainsi que l oxyde sacrificiel utilisé pour l implantation du canal. STI Si SiGe La figure 2-4a schématise l épitaxie et les facettes. Le procédé utilisé à été développé à partir du système gazeux DCS (Di-Chlorosilane)/HCl/H2 dans des gammes de températures assez basses ( C), pour une concentration de Ge de 30% [TALBOT 04] Utilisation d un procédé CMOS standard jusqu au module de grille La zone active étant prête, la suite des étapes CMOS standard peut être enchaînée. Ainsi, sur la figure 2-4b, on peut voir l oxyde sacrificiel recouvrant la ZA qui est utilisé durant les implantations des dopants du canal. Lorsque les implantations canal sont terminées, l oxyde est retiré. L empilement du module de grille est constitué de 12 à 15Å d un oxyde thermique nitruré, de 1200Å de polysilicium (la future grille) et de 650Å d oxyde déposé TEOS déposés pleine plaque. Le TEOS sert ici de "masque dur" et permet lors de la gravure grille d obtenir un profil de polysilicium bien vertical et le plus rectiligne possible. Il est également possible avec la gravure grille de repousser le dimensionnel limité par la photo. Pour cela, dans le même réacteur, avant l étape de gravure de l empilement de grille lui-même, un plasma O 2 est utilisé pour attaquer de manière isotrope la résine. La résine définissant une grille est ainsi rognée (trimming de la résine). De cette manière, comparée à la photo, la longueur de grille obtenue après gravure peut être plus courte de 40 à 60nm. 56

59 Chapitre 2 Architectures SOI localisé a) b) grille Si SiGe substrat Si Figure 2-5: Formation du module de grille, a) schéma et b), photo MEB vue de dessus (SEMCD) sur un transistor isolé après gravure grille et nettoyage. La grille fait 17nm de long. Pour les motifs les plus fins, les longueurs de grille après photo peuvent atteindre 70 voir 50nm, le tout à partir d une insolation UV de 248nm de longueur d onde! Il est donc possible après gravure d avoir des longueurs de grille très agressives, comme sur la figure 2-5b, avec un exemple de grille de 17nm de longueur après gravure et nettoyage de l oxyde de grille et du masque dur Ouverture de l accès au SiGe : la deuxième photo active réalignée Cette étape est nouvelle par rapport au SON standard. Le principe est de protéger toute la zone active à l exception du bord afin que la gravure des jonctions élimine les facettes d épitaxie et ouvre l accès au SiGe. Le moyen le plus simple et également le moins lourd dans sa mise en œuvre est d utiliser une seconde fois la "photo active" standard. Nous verrons que cela nécessite quelques précautions. Dans le cas idéal où cette deuxième photo active est parfaitement alignée et de même taille, la résine recouvre totalement la ZA du transistor. L intégrité de l empilement SiGe/Si est ainsi préservée. Les figures 2-6a et c représentent le transistor après gravure grille et nettoyages. En particulier, la figure 2-6c est une photo MEB vue de dessus dans une matrice SRAM. Les figures 2-6b et d représentent le transistor après la 2 e photo active. Une matrice SRAM à N bits est obtenue en faisant N symétries d axe de la cellule élémentaire à 1 bit. Les figures 2-6c et d représentent respectivement une de ces cellules SRAM avant et après la 2 e photo active. 57

60 Chapitre 2 Architectures SOI localisé a) b) BARC résine grille SiGe Si grille STI grille active substrat Si substrat Si grille active c) d) STI STI Figure 2-6: Formation du module de grille après gravure grille et nettoyage a) schéma et c) photo MEB en vue de dessus dans une SRAM. 2 e photo active réalignée b) schéma et d) photo MEB vue de dessus dans une SRAM. Le cadre pointillé représente une cellule SRAM élémentaire à 6 transistors. Cette couche de résine d environ 330nm se superpose sur les actives des transistors en chevauchant les grilles. Sur la figure 2-6d, les grilles apparaissent floues à cause de la couche d anti-réflectif (BARC, Bottom Anti-Reflective Coating) qui est toujours déposée (~100nm) avant toute photo. Le BARC bloque les rayons UV réfléchis par la surface et qui pourraient insoler involontairement la résine. La résolution de la photolithographie est par ce biais améliorée. Le principal problème rencontré avec cette méthode est que l alignement est un paramètre critique. Les équipements de production actuels assurent une précision d alignement entre 20 et 40nm, ce qui est très performant pour une utilisation conventionnelle. Lorsqu il s agit de réaligner une photo active sur des actives déjà en place sur silicium, les équipements atteignent leur limite. Sur des transistors de taille importante comme les I/Os qui assurent l adressage des cellules mémoires, cette limite est acceptable. En revanche, pour les petits transistors des cellules mémoires, cela peut avoir des conséquences. Les étapes suivante révèleront qu en plus de l alignement, les la zones actives de petites dimensions posent un problème de reproductibilité au niveau de la forme de la ZA. Nous verrons dans quelle mesure il est possible de contourner ces différentes difficultés et avec quels moyens. 58

61 Chapitre 2 Architectures SOI localisé Accès au SiGe : gravure des jonctions Avec le SON standard, l ouverture de l accès au SiGe se fait directement après la formation du double espaceur, grâce à la gravure des jonctions autoalignée avec la grille. Pour le sans rupture de canal, la 2 e photo nécessite quelques précautions supplémentaires. En restant dans le cas idéal où la 2 e photo est parfaitement alignée, la gravure des jonctions étant une gravure anisotrope et donc, à action verticale, elle sera inefficace (figures 2-7a et c). L objectif est de dégager le flanc du SiGe enterré à partir du bord du STI. L idée est donc de réduire les dimensions des pavés de résine protégeant les zones actives dans toutes les directions. Le rognage ou trimming de la résine employée pour la gravure grille est utilisé. Toujours dans le cas d un parfait alignement, le pavé de résine ainsi retaillé est centré sur la zone active du transistor mais avec une taille plus petite. A la frontière STI/active, une bordure d active de quelques dizaines de nanomètres de largeur est libérée (figures 2-7b et d). La gravure anisotrope commence alors par supprimer la couche de BARC (matériau organique proche de la résine), puis attaque l empilement Si/SiGe, rendant accessible le matériau enterré. a) b) BARC résine a L grille W résine + BARC active grille résine BARC résine BARC c) d) grille grille STI SiGe Si SiGe Si STI substrat Si substrat Si Si Figure 2-7: Schéma du transistor après la 2 e photo active a) vue de dessus et c) vue en coupe. Après rognage ou trimming de la résine et gravure BARC, b) vue de dessus et d) vue en coupe. Dans la pratique, l alignement n est jamais aussi parfait que sur les figures 2-7. Il est donc indispensable de vérifier la qualité de la 2 e photo pour être sûr que la gravure des jonctions permettra effectivement de rendre le SiGe accessible. Pour y parvenir, on procède donc d abord à la gravure anisotrope des 100nm d épaisseur du BARC immédiatement après la 2 e photo 59

62 Chapitre 2 Architectures SOI localisé active, car comme on le voit sur la figure 2-6d, la couche de BARC rend la photo MEB imprécise. Le BARC étant un matériau organique assez proche de la résine, sa gravure, même anisotrope, n est pas sans effet sur la résine. On peut observer une gravure isotrope plus ou moins forte de la résine durant la gravure anisotrope du BARC. Le même effet que le rognage (trimming) est obtenu, permettant de juger de l alignement par rapport au transistor. En l occurrence, sur la figure 2-8a, l alignement réalisé est très correct dans les SRAM, il y a juste un léger décalage vers le haut. Même chose pour la figure 2-8b, avec un décalage vers le haut et la droite. Un autre détail important est la forme de la résine. Ce n est pas exactement la même que la ZA du circuit ou du transistor. Notamment, un rétrécissement se forme à chaque chevauchement de grille causant des irrégularités. Ceci est dû à la topologie créée par les grilles et qui modifie les conditions d insolation et dégrade la fidélité de la photo (reproductibilité des motifs). Les diverses méthodes permettant de réduire les dimensions de la résine amplifient ce défaut. a) b) active a active grille résine W Figure 2-8: Photo MEB en vue de dessus après la 2 e photo et la gravure du BARC, a) SRAM et b), sur transistors. En prenant en compte ce détail supplémentaire, la gravure des jonctions peut être enchaînée directement dans le cas de la figure 2-8a, sans gravure isotrope additionnelle de la résine. En effet, la gravure ouvrira bien l accès au SiGe de tous les cotés. En ce qui concerne la figure 2-8b, il peut par exemple y avoir un doute sur le coté droit. La gravure jonction sera donc précédée d une gravure isotrope de la résine (figures 2-9a et b). 60

63 Chapitre 2 Architectures SOI localisé a) b) BARC résine 40nm grille STI SiGe substrat Si Si Si Si SiGe STI Figure 2-9: Gravure des jonctions, a) schéma et b) photo MEB en vue tiltée sur un transistor. Dans ce cas, le SiGe est accessible de tous les cotés. Dans tous les cas, que l alignement soit parfait ou non, le pavé de résine doit être plus petit que la ZA originale. En ouvrant l accès au SiGe, la gravure des jonctions redessine également les zones actives des transistors en les rognant de tous les cotés ou presque, selon la qualité de l alignement et la fidélité des motifs reproduits. Cette réduction peut atteindre 10 à 40nm par coté. Sur un design standard, la longueur des zones de source et de drain est de l ordre de 1µm (distance "a" voir figure 2-8b). Dans cette direction, cela aura donc peu d impact. En contrepartie, une telle réduction peut amputer de 10 à 50% la largeur des zones de contact des transistors d une SRAM, dimension qui fait entre 100 et 120nm (technologie 90nm, figure 2-8a). Notons que la largeur W du canal reste quant à elle inchangée, car protégée par la grille. L impact de ce rognage est donc faible. Nous verrons, avec la gravure sélective du SiGe, que ce type de transistors étroits (petit W) est particulièrement adapté pour le SON sans rupture de canal. La qualité des étapes liées à la 2 e photo active est donc primordiale La gravure sélective isotrope du SiGe a) Principe Dans la continuité des études effectuées pour le SON standard, l ensemble des gravures sélectives de SiGe a été réalisé au LETI dans le réacteur Shibaura CDE80 (Chemical Downstream Equipment) [BOREL 04]. Dans ce type de réacteur "downstream", les différentes espèces gazeuses se rejoignent dans une chambre à décharge plasma dans laquelle les radicaux moléculaires sont générés. Ils sont ensuite conduits via un tube à plasma et un guide d onde vers la plaque à graver. Comme il n y a aucune polarisation du substrat, les réactions dans un tel système sont purement chimiques et isotropes. Les gaz réactifs sont à base de fluor (type CF 4 ). Lorsque la décharge se produit, le CF 4 est dissocié en espèces chimiques du type CF x et en atomes F qui enrichiront le plasma. Ce sont ces radicaux CFx et les atomes de fluor qui réagiront avec le SiGe et le Si. La sélectivité provient du fait que la liaison covalente Si-Ge est moins forte que la liaison Si-Si. Ce type de gravure isotrope est aussi très sélectif par rapport à l oxyde car les espèces chimiques n ont pas assez d énergie pour venir casser les liaisons Si-O 2 (pas de polarisation du substrat). L environnement du transistor sera donc préservé. Cependant, il faut tenir compte de 61

64 Chapitre 2 Architectures SOI localisé la présence de l oxyde natif sur les flancs du Si et du SiGe, un léger nettoyage (10" de HF à 1%) est donc indispensable juste avant le passage dans le réacteur CDE80. L inconvénient de ce procédé est qu il est sensible au taux d ouverture sur la plaque, c'est-à-dire à la densité des motifs, au rapport Si/SiGe en présence à la surface etc. Ceci implique de refaire une calibration sur une plaque essai pour chaque nouveau masque. Après la gravure des jonctions, la plaque subit donc un dernier nettoyage (10" de HF à 1%) pour retirer l oxyde natif, puis passe dans le réacteur de la Shibaura pour la gravure latérale du SiGe, toujours avec la résine (+ le BARC). a) a STI b) résine BARC active Si SiGe W substrat Si substrat Si grille gravure sélective du SiGe c) résine BARC d) Si grille SiGe grille SiGe STI substrat Si substrat Si Figure 2-10: Schéma du transistor après gravure des jonctions a) vue de dessus, l empilement est décrit de haut en bas, et c) vue en coupe. Schéma durant la gravure sélective du SiGe, b) vue de dessus et d) vue en coupe. La résine trouve ici une seconde utilisation. En effet, la sélectivité n étant pas infinie, il peut se produire une consommation de Si, particulièrement lorsqu il n y a pas de SiGe à proximité directe du Si. La résine protège donc la surface supérieure de la ZA de Si durant la gravure sélective. 62

65 Chapitre 2 Architectures SOI localisé b) Cas particulier du SON sans rupture de canal Dans le cas du SON standard, deux fronts de gravure participent à l attaque du SiGe, un de chaque coté de la grille. Pour le SON sans rupture de canal, il y en quatre, un sur chaque coté de la zone active, et la quantité de SiGe à graver est bien plus importante. Les figures 2-10a et c représentent la ZA après la gravure jonction. Lors de la gravure sélective sur transistor isolé (figures 2-10b et d), le SiGe est consommé avec la même vitesse sur tous ces fronts. Pour rappel, les transistors dont la grille fait moins de 100nm sont concernés par les effets canaux courts et donc par le SOI localisé. De plus, sur ces transistors, la distance "a" (figure 2-10a) est souvent supérieure à 500nm. Avec une largeur W de 1µm, chacun des quatre fronts devrait donc graver 500nm de SiGe, avant de faire la jonction avec les autres et ainsi vider le tunnel. Avec le procédé actuel sur la CDE80, ce n est pas réalisable. Le temps de gravure nécessaire entraînerait localement une perte importante de la sélectivité par rapport au Si. En effet, la gravure préférentielle du SiGe semble garantie tant que le SiGe est proche du Si. Mais à mesure que le front du tunnel progresse, le Si à l entrée du tunnel (figure 2-10d) se retrouve seul face aux espèces chimiques et n est dès lors plus préservé. Les longs tunnels sont donc à priori un obstacle. Pour contourner ce problème technologique, nous nous sommes donc concentrés sur les transistors présentant une faible largeur W. Si il y a moins de quantité de matière à graver selon W, à vitesse d attaque identique, le tunnel sera vidé en premier par ces deux fronts, comme le laisse entrevoir la figure 2-10b. Cette restriction semble à première vue fâcheuse, mais lorsque l on réexamine l utilisation potentielle du SOI localisé, les perspectives sont plutôt encourageantes. Ce type d architecture se destine par nature aux dimensions les plus réduites. Par exemple, les transistors composant le cœur d un circuit mémoire SRAM sont toujours les plus petits (toutes dimensions confondues) au sein d une technologie. La technologie SON permet alors d envisager de réaliser d une part les transistors des SRAM en SOI localisé, et d autre part, de réaliser les autres transistors de plus grandes dimensions en bulk conventionnel afin d optimiser les performances. Nous aurons l occasion de revenir sur la co-intégration par la suite. c) Exemple de gravure sur le SON sans rupture de canal Le procédé de gravure utilisé pour le SON standard s est révélé donner le meilleur compromis entre sélectivité et vitesse sur le sans rupture de canal. Seul le temps de gravure a été modifié, il est pratiquement doublé voir triplé selon les essais. Ainsi, la puissance du générateur de plasma est de 700W pour une pression de 1500mT, à 300cc de CF 4, et le temps de gravure est de 20". Avant de passer la totalité du lot, une plaque est passée en éclaireur puis analysée au MEB afin de valider le procédé. Toutes les observations MEB sont réalisées après élimination de la résine. 63

66 Chapitre 2 Architectures SOI localisé Figure 2-11: Photo MEB en vue tiltée dans un circuit de 1x1.2µm. La gravure du SiGe est partielle, de plus, la facette de l épitaxie est toujours présente à droite, signe que la 2 e photo était mal alignée. Il n y a donc eu que 3 fronts de gravure. La figure 2-11 est un exemple d analyse au MEB après gravure sélective du SiGe. Il s agit ici en l occurrence d une coupe transversale dans un circuit de 1.2µm de longueur pour une largeur de 1µm. La zone active semble entièrement suspendue mais, en fait, comme nous le verrons sur la figure 2-12a, la gravure n est que partielle. De plus, il faut remarquer sur le coté droit que la facette de l épitaxie Si est toujours présente. Ceci indique que la 2 e photo était mal alignée. Cette facette, protégée par la résine, a ainsi pu résister à la gravure des jonctions. b) a) substrat Si 180nm Si SiGe grille résine + BARC c) STI substrat Si grille STI Figure 2-12: a) photo MEB en quasi vue de dessus de la figure Le décalage de la 2 e photo est net. Les 3 fronts de SiGe apparaissent par transparence à travers la zone active Si. b) Vue tiltée d une petite zone active sans grille, entièrement vidée, et qui ne tient que par la facette. c) Illustration du désalignement de la 2 e photo bloquant l accès du coté droit (le rétrécissement de la résine au passage sur la grille est aussi représenté). La figure 2-12a est une photo MEB du même circuit que la figure 2-11 mais avec une vue presque à la verticale. L image est égalisée ce qui permet de rehausser le contraste sans pour 64

67 Chapitre 2 Architectures SOI localisé autant perdre en précision. Le résultat permet de distinguer les 3 fronts de SiGe en transparence sous la ZA Si, ainsi que le désalignement de la ZA Si par rapport au substrat Si. Il apparaît qu en 20", environ 180nm de SiGe ont été gravés. Le désalignement horizontal est tel que le coté droit est largement recouvert de résine, au contraire du gauche. En revanche, l alignement vertical est bon (figure 2-12c). La figure 2-12b est un zoom sur une petite active sans grille, où le SiGe est entièrement gravé, et qui n est soutenue que par la facette. La situation se simplifie sur des actives de faible largeur. Dans les transistors des SRAM, la largeur des zones actives se situe entre 100 et 120nm dans la technologie employée ici (90nm). Le procédé de gravure utilisé ici est exactement le même. La photo 2-12a indique qu environ 180nm de SiGe par front peuvent être gravés en 20. Figure 2-13: Photo MEB en vue tiltée après 20" de gravure SiGe dans la SRAM. Toutes les zones actives sont entièrement suspendues par les grilles. L encadré situe une cellule SRAM élémentaire d un bit. La figure 2-13 ci-dessus est une photo MEB en vue tiltée dans une matrice SRAM. L encadré situe une cellule élémentaire de 1bit dans la matrice, cellule dont le design est donné dans le coin à gauche (rouge pour les grilles, vert pour les actives). On peut voir sur cette photo que toutes les zones actives en Si sont suspendues dans le vide et ne sont soutenues que par les grilles. Le décalage de la 2 e photo active induit sur ces petits dispositifs une réduction assez importante de la largeur des zones de contact (figure 2-14a). En effet, selon l orientation du transistor, près d un tiers de la zone active peut être amputée sur la largeur (figure 2-14b). Notons que la surgravure du Si rend la ZA Si transparente sous le faisceau d électron. 65

68 Chapitre 2 Architectures SOI localisé PMOS NMOS active les dimensions a) résine du canal sont b) grille inchangées W Figure 2-14: a) Design d une cellule élémentaire SRAM et décalage de la résine. b) Photo MEB après 20" de gravure SiGe, zoom sur les NMOS dans la SRAM. Près d un tiers de la largeur est amputée De la même manière, nous avons également examiné les transistors isolés dont les dimensions sont adaptées : grille courte et faible largeur. La figure 2-15a est un exemple de ce type de transistor. Les dimensions sur masque (design) sont de 0.12µm pour la longueur de grille et de 0.34µm pour la largeur. Après réalisation sur silicium, la grille mesure approximativement 45nm, et la largeur de la zone active un peu moins de 320nm dans les zones de source et de drain. Sous la grille, la largeur du canal de conduction reste inchangée. a) grille STI b) résine + BARC STI substrat Si grille active Si facette Si substrat Si Figure 2-15: a) Photo MEB en vue tiltée après 20" de gravure SiGe dans un transistor isolé d environ 0.34µm de largeur et 45nm de longueur de grille. La facette est toujours présente par endroit. b) Décalage de la 2 e photo et rétrécissement de la résine au passage sur la grille dû au relief. Sur la photo 2-15a, on peut apercevoir la facette d épitaxie. Préservée par le désalignement de la résine, sa présence bloque l accès au SiGe. Cependant, elle est percée de part et d autre de la grille, ce qui a permis d ouvrir un front de gravure du SiGe. Aux endroits où elle subsiste, elle 66

69 Chapitre 2 Architectures SOI localisé apparaît en transparence sous le faisceau d électrons de part sa finesse (figure 2-16). Comme indiqué plus haut, la gravure perd localement sa sélectivité par rapport au Si, lorsque localement le SiGe n est pas apparent. Durant les 20" de gravure, la facette est donc progressivement amincie. Toutefois, la principale explication pour les percées dans la facette est ailleurs. Les trous sont de part et d autre de la grille et pratiquement symétriques. La cause est que, comme on l a vu sur les figures 2-8a et b, lors de la 2 e photo, la résine se rétrécit au passage sur les grilles. La facette est ainsi exposée pendant la gravure des jonctions, laissant l accès libre au SiGe dans ces zones (figure 2-15b). Notons que les résidus de facette sont ici trop fins pour avoir un rôle mécanique. Ainsi en 20", les quatre fronts de gravure convergent vers le centre du dispositif. Mais ce sont principalement les deux fronts de gravure progressant l un vers l autre, dans la direction de la largeur W, qui se rejoignent en premier, laissant la totalité de la zone active suspendue par la grille (figure 2-16). facette Si Figure 2-16: Photo MEB en vue tiltée après 20" de gravure SiGe dans un transistor isolé d environ 0.34µm de largeur et 45nm de longueur de grille. La totalité de la zone active est suspendue par la grille. La facette de l épitaxie Si est toujours présente par endroit, preuve que l alignement de la résine était à la limite. La finesse de la facette la rend transparente sous le faisceau d électrons (30keV) Le remplissage du tunnel par le diélectrique et formation des espaceurs Le but de la gravure sélective est de créer un vide sous la totalité de la ZA en Si. Ce vide est ensuite comblé par du diélectrique afin d obtenir une architecture SOI localisé. Le diélectrique utilisé est en fait un empilement bicouche d oxyde et de nitrure : d abord un oxyde thermique (RTO, Rapid Thermal Oxidation) de 20Å, puis un oxyde PECVD déposé (HTO, High Thermal Oxidation) de 50Å, et pour finir, 300Å de nitrure PECVD (figure 2-17a). Le rôle du RTO est de passiver les interfaces, plus spécialement l interface inférieure avec le canal de conduction. L oxydation thermique permet de supprimer en grande partie les pièges tels que les liaisons pendantes pour diminuer le nombre de charges d interfaces. Le nitrure PECVD est quant à lui utilisé comme matériaux de remplissage. La PECVD permet de se conformer parfaitement au relief, et surtout d aller dans des cavités peu accessibles. De plus, sa gravure étant sélective par rapport à l oxyde, l excédent de nitrure est éliminé par gravure anisotrope lorsque les espaceurs sont formés sur la grille (figure 2-17b). Cette gravure 67

70 Chapitre 2 Architectures SOI localisé anisotrope est stoppée par une confortable épaisseur d oxyde, renforcée par le dépôt HTO qui encapsule la grille et la zone active en Si L épitaxie des source et drain surélevés Pour améliorer la conductivité du transistor, on réalise, après remplissage et gravure des espaceurs, une épitaxie sélective de 100 à 250Å de Si pour augmenter l épaisseur de la ZA dans la source et le drain (figures 2-18a et b). La siliciuration des contacts est ainsi facilitée. Nous verrons à la fin du chapitre que cette étape peut poser des difficultés et donc être avantageusement déplacée dans la chronologie. a) grille nitrure c) STI diélectrique enterré espaceurs grille grille b) STI diélectrique enterré Figure 2-17: Remplissage du tunnel et formation des espaceurs. a) RTO 20Å + HTO 50Å, puis dépôt nitrure PECVD 300Å et b) gravure anisotrope pour éliminer l excédent de nitrure et former les espaceurs. c) Photo MEB vue de dessus. Un petit espaceur est également formé en bordure de zone active. a) épitaxie Si b) grille sélective STI diélectrique enterré Figure 2-18: Epitaxie Si pour source et drain surélevés a) schéma et b) Photo MEB en coupe. On peut distinguer le diélectrique enterré et les facettes de l épitaxie des source/drain surélevés. 68

71 Chapitre 2 Architectures SOI localisé Discussion sur résultats électriques Dispositifs isolés L architecture SON sans rupture de canal ainsi décrite a pu être intégrée jusqu à l obtention de transistors fonctionnels. Les transistors isolés NMOS et PMOS mesurés sur la figure 2-17 sont identiques à celui de la figure La longueur de grille est de 47nm, l oxyde de grille fait 12Å, et comme nous le verrons ensuite, l épaisseur du canal de conduction (TSi) fait 18nm pour un diélectrique enterré (Tbox) d environ 40nm. Quant à largeur du transistor, la valeur initiale est de 0.34µm mais sur silicium elle doit être de l ordre de 0.32µm. La normalisation du courant est faite sur la base de 0.34µm en conséquence, elle sous-estime en proportions identiques les niveaux de I ON et I OFF. 1.E-03 1.E-04 W/L=47/340nm Tox=12Å TSi initial=25nm Tbox~40nm 1.E-05 Id (µa/µm) 1.E-06 1.E-07 1.E-08 1.E-09 1.E-10 DIBL=60mV S=82mV Vth~-0.5V I ON =150µA/µm I OFF =4.4nA/µm DIBL=40mV S=80mV Vth~0.2V I ON =40µA/µm I OFF =16nA/µm 1.E Vg (V) Figure 2-19:Courbes Id(Vg) pour PMOS et NMOS en SON sans rupture de canal. W/L=340nm/47nm, l oxyde de grille fait Tox=12Å. Les effets canaux courts sont bien maîtrisés mais les résistances d accès bloquent le courant. Les transistors ainsi obtenus présentent une très bonne immunité aux effets canaux courts. Pour une grille de 47nm, le DIBL est très bon avec 40 et 60mV respectivement sur le NMOS et le PMOS, la pente sous le seuil (S) vaut aux alentours de 80mV. Le courant de fuite statique I OFF est aussi très bon avec 4.4 et 16nA/µm respectivement pour le P et le NMOS. La tension de seuil des PMOS apparaît également plus élevée que celle des NMOS. Le problème principal est le courant I ON. Les niveaux sont très faibles, en particulier pour le NMOS, dû à des effets de résistances d accès. En effet, le Si est plus épais sous la grille que sur le reste de la zone active. Il est d ailleurs très fin sous les espaceurs, comme on peut le voir sur les photos TEM des figures 2-20a et b. Cette zone sous les espaceurs révèle ce qu il reste de Si après le remplissage du tunnel. La couche de Si initiale fait 25nm pour 20nm de SiGe. Les différentes étapes entraînent une consommation du Si non protégé. En particulier, les nettoyages utilisés en cours de procédé 69

72 Chapitre 2 Architectures SOI localisé participent à cette consommation, mais les contributeurs les plus importants sont les étapes de gravure grille et de gravure tunnel, sans oublier les différentes oxydations thermiques. a) contact grille espaceur grille 12Å substrat Si diélectrique enterré Figure 2-20: Images TEM dans un transistor NMOS isolé en fin de procédé (D. Delille). a) Vue d ensemble. La grille fait 47nm et le diélectrique enterré fait 37nm d épaisseur. L amincissement du Si sous les espaceurs est bien la cause de la forte résistance d accès. L épitaxie S/D a permis une bonne siliciuration des contacts. b) Zoom sous l espaceur. c) Zoom sur le centre du canal de conduction. L oxyde de grille fait 12Å, la qualité cristalline du canal est très bonne, TSi=18nm. b) oxyde Si RTO+HTO=7nm nitrure TSi =18nm RTO+HTO =7nm c) La gravure grille sur ce lot a causé un retrait inhabituel du film de Si de part et d autre de la grille qui peut atteindre plus de 4nm sur la surface supérieure du Si (figure 2-20a). L utilisation d un diélectrique High K (HfO 2 ) évite ce problème car la gravure grille s arrête de façon franche sur ce type de matériau. Selon le budget thermique vu par la couche de SiGe, la diffusion du Ge dans le Si peut atteindre 4 à 6nm sur chaque interface. Associée à la sélectivité finie de la gravure SiGe, le tunnel obtenu peut donc faire environ 37nm d épaisseur comme sur la figure 2-20a. Sous la grille, le canal ne mesure plus que 18nm d épaisseur (figure 2-20c). Le Si en dehors de la grille est encore plus aminci, et le RTO qui croît sur les deux faces du film Si ne fait qu aggraver la situation. Le résultat est sur la figure 2-20b : un très fort amincissement du Si sous l espaceur qui constitue une zone fortement résistive pour le courant. La sélectivité de gravure SiGe est moins bonne sur du Si dopé fortement N, comme c est le cas des extensions dans les NMOS. 70

73 Chapitre 2 Architectures SOI localisé Point mémoire SRAM à 6 transistors fonctionnel En plus des dispositifs isolés NMOS et PMOS, nous avons surtout pu démontrer la faisabilité du SON sans rupture de canal dans des applications de type circuit telles que les mémoires volatiles SRAM à 6 transistors. Le cœur de ce type de circuit est composé de deux inverseurs mis en boucle, c est à dire que l entrée de l un est relié à la sortie de l autre et inversement. Chaque inverseur comporte un NMOS de décharge et un PMOS de charge dont la grille est commune. Ces deux inverseurs constituent le point mémoire élémentaire (1 bit) ou bit cell. Pour pouvoir adresser et utiliser ce point mémoire, chaque inverseur dispose d un NMOS d accès, soit six transistors au total. Le schéma de principe est donné sur la figure 2-21a. a) inverseur b) NMOS d'accès PMOS de charge NMOS de décharge PMOS de charge WL N 1 NMOS d'accès NMOS d'accès N 2 WL NMOS de décharge NMOS de décharge inverseur NMOS d'accès Figure 2-21: a) Schéma de principe d une cellule élémentaire à 1 bit de SRAM à 6 transistors, et b) design utilisé pour les mesures. L état 1 (soit Vdd sur le circuit) est appliqué à l entrée de n importe quel inverseur qui se charge d inverser et de donner 0 en sortie. Cette sortie étant connectée à l entrée du deuxième inverseur, on retrouve en sortie du deuxième inverseur l information entrée au départ, c'est-àdire 1. Cette boucle est ainsi effectuée indéfiniment et l information conservée seulement à condition que la cellule reste alimentée, ce qui fait de la SRAM une mémoire volatile. Le fonctionnement d un tel circuit exige donc que les caractéristiques électriques des inverseurs et de chacun de leur transistor d accès soient les plus proches possibles. La difficulté est donc de fabriquer simultanément deux NMOS d accès identiques, deux PMOS de charge identiques, et deux NMOS de décharge identiques. Cela signifie en particulier que chacun des transistors d une catégorie doit avoir la même tension de seuil que l autre. Condition supplémentaire, pour que les inverseurs puissent basculer, la tension de seuil des PMOS de charge devra être le symétrique de celle des NMOS de décharge. La SRAM est donc un très bon véhicule de test pour démontrer la faisabilité, la maturité et la fiabilité d une nouvelle technologie. Le test de fonctionnalité de la cellule consiste à mesurer la SNM (Static Noise Margin). La SNM donne la tension de bruit maximum que peut tolérer l entrée de chacun des inverseurs avant de faire basculer l état de la cellule par erreur. C est une mesure de la stabilité et donc de la qualité 71

74 Chapitre 2 Architectures SOI localisé de la cellule. Plus les inverseurs sont symétriques et basculent rapidement, et plus elle est haute. Une valeur standard de SNM est typiquement de 10% de Vdd. a) b) SNM=120mV cellule SRAM 2.48µm² W/L(µm) pmos 0.16/0.13 charge nmos 0.26/0.13 décharge nmos 0.16/0.15 accès VL/VR (V) Figure 2-22: a) Schéma de la mesure de SNM sur une cellule élémentaire à 1 bit dans un environnement matriciel de SRAM. b) Figure de mérite du "papillon" : mesures des inverseurs de la cellule effectuées sur SON SRC. Si les caractéristiques des inverseurs se croisent, la cellule fonctionne, et la SNM vaut 120mV soit 10% de Vdd. Les dimensions sur masque de la cellule et des transistors sont également données. VR/VL (V) Pour obtenir la SNM, les caractéristiques de chaque inverseur sont mesurées. La figure 2-22a représente le schéma des structures dédiées à la mesure de SNM. Une cellule élémentaire dans un environnement matriciel de SRAM est connectée. En mesurant VR(VL), on obtient la caractéristique de l inverseur de droite (trait plein sur la figure 2-22b), et VL(VR) donne celle de l inverseur de gauche (trait pointillé). Cette forme typique d ailes de papillon indique que la cellule fonctionne. La SNM correspond alors au coté du plus grand carré qui peut s inscrire dans l aile de papillon. Pour l extraire, on procède à une rotation des axes de 45. La plus grande différence entre les deux courbes correspond alors à la diagonale du carré, et on obtient la SNM. Sur cette exemple de cellule, la SNM vaut 120mV, soit 10% de Vdd. La morphologie des transistors de la SRAM est très proche de celle observée sur dispositif isolé, l amincissement du Si sous les espaceurs est notamment toujours présent. La figure 2-23 est une photo TEM dans la SRAM. La coupe a été faite dans les actives des NMOS. Dans l environnement SRAM, le motif élémentaire est répété N fois par symétrie, si bien que les actives des NMOS forment une bande continue. Le tunnel une fois vidé devrait donc former également une couche continue sous les actives. On peut constater que c est quasiment le cas. En plus du rétrécissement sous les espaceurs, il apparaît que les ailes peuvent s affaisser après gravure tunnel, comme celle du transistor de gauche sur la figure Cet effet est attribuable en partie au poids propre de l aile, mais surtout aux forces électrostatiques locales, et le point d ancrage à la grille est la faiblesse mécanique majeure à cause de la finesse du Si et du bras de levier important. Lors des observations MEB, ces ailes fines en suspension se révèlent mécaniquement stables, mais en laissant dessus le faisceau d électrons assez longtemps, le Si se charge et l aile fléchit jusqu à se retrouver plaquée contre le Si du substrat. Il est donc possible 72

75 Chapitre 2 Architectures SOI localisé au cours de la gravure tunnel, du nettoyage de la résine, ou durant le remplissage, que certaines zones se chargent en provoquant l affaissement de zones actives suspendues. Figure 2-23: Photo TEM (D. Delille). Vue panoramique dans la SRAM. La coupe (FIB) a été faite dans les actives des NMOS, comme l indique le schéma dans le coin. On a donc 2 NMOS d accès à droite et 2 NMOS de décharge à gauche. En résumé, les SRAM obtenues permettent de démontrer le concept de SON sans rupture de canal du silicium jusqu aux tests électriques. La mesure de la SNM est un bon résultat mais ce n est que le début de la phase de validation sur circuit. De plus, la morphologie finale des transistors présente des failles importantes et critiques pour le fonctionnement des dispositifs et donc des circuits. Ces failles n ont qu une seule origine, une consommation excessive du Si de la zone active, pendant la gravure de la grille et du SiGe, réduisant ainsi la rigidité des structures suspendues et la conductivité. Nous allons donc présenter dans la suite une solution intermédiaire permettant de résoudre en partie ces difficultés. 73

76 Chapitre 2 Architectures SOI localisé Amélioration du procédé : l épitaxie Source/Drain surélevées avant la gravure sélective du SiGe Au cours des pages précédentes, la gravure du tunnel sur la totalité de la zone active s est révélée poser un certain nombre de problèmes, en particulier dans les zones hors grille. Dans le SON sans rupture de canal, le canal est mince pour résister aux effets canaux courts. En même temps, le canal de conduction est la zone Si qui subit le moins de dégradation lors de la gravure sélective du SiGe. C est l amincissement du reste de la ZA dans la source et le drain qui pose problème. Le procédé utilisé étant le plus sélectif à notre connaissance, il faut agir sur d autres éléments. Dans un premier temps, il faut améliorer la gravure grille afin qu elle ne consomme pas autant de Si. Ensuite, l épitaxie sélective de Si, réalisée après remplissage du tunnel et formation de l espaceur, augmente l épaisseur du Si dans la source et le drain, et résout ainsi en partie le problème de la résistivité en permettant de siliciurer les contacts. Cependant, cette épitaxie sélective présente deux problèmes technologiques : Comme toute épitaxie, elle nécessite une épaisseur minimum de Si comme substrat de départ. Dans notre cas, le Si repose sur du diélectrique enterré. Si son épaisseur est insuffisante, l épitaxie ne pousse pas correctement et le Si se regroupe pour former des îlots parsemés sur le diélectrique enterré. Il n y a plus continuité de la ZA et le procédé s interrompt. Elle intervient trop tard dans le procédé. En effet, des actives suspendues pourraient s être déjà affaissées. L idée est donc de réaliser cette épitaxie avant la gravure du tunnel. Elle permettra ainsi de rendre les structures plus robustes en augmentant la rigidité des ailes. La gravure tunnel sera nettement moins critique parce que l amincissement du Si ne mènera pas à une trop grande finesse. Finalement, l épaisseur de Si sera suffisante dans la source et le drain pour la siliciuration. a) résine b) épitaxie Si BARC sélective grille grille SiGe Si STI substrat Si substrat Si Figure 2-24: a) Formation de la grille et d espaceurs puis épitaxie sélective de Si pour surélever la source et le drain. b) 2 e photo active, gravure des jonctions puis gravure sélective du SiGe. Pour arriver à ce résultat, dès que la grille est gravée, des espaceurs identiques à ceux utilisés pour l implantation des extensions sont formés. On peut alors procéder à l épitaxie sélective de 74

77 Chapitre 2 Architectures SOI localisé 150 à 200Å de Si (figure 2-24a) dont le budget thermique reste relativement raisonnable, ce qui limite la diffusion du Ge. La 2 e photo et la gravure des jonctions sont enchaînées comme précédemment afin d ouvrir l accès au SiGe pour la gravure sélective (figure 2-24b). a) Figure 2-25: a) Photo MEB en vue tiltée après 20" de gravure SiGe dans un transistor isolé d environ 0.4µm de largeur et 45nm de longueur de grille. Le Si dans la source et le drain est beaucoup plus épais ce qui rend la gravure moins critique. La forme de champignon sur la grille est du Si polycristallin dû à l épitaxie sélective. b) Photo TEM en fin de procédé (D. Delille). Les espaceurs LDD sont pratiquement inexistant. L oxyde restant au pied de la grille est gravée durant les nettoyages avant l épitaxie, ce qui a permis de court-circuiter la grille avec la source et le drain durant l épitaxie. b) espaceurs S/D NiSi espaceurs LDD NiSi grille canal épitaxie S/D surélevés NiSi Comme prévu, la gravure du SiGe est facilitée puisqu il y a maintenant suffisamment de Si pour ne pas craindre l affaissement d une active en suspension. La figure 2-25 illustre ainsi la rigidité de la ZA suspendue par la grille. En comparaison avec le transistor de la figure 2-16, celui-ci a des dimensions très proches à part une longueur de source et de drain plus importante, ce qui limite la photo à un grossissement de 200K au lieu de 300K. La gravure SiGe devient ainsi beaucoup moins critique ce qui rend le SON SRC plus robuste. C est donc cette approche qui est adoptée comme nouvelle référence du SON SRC. Malheureusement, sur les premiers essais, des court-circuits se sont produits entre la grille et source/drain pendant l épitaxie. La cause est indépendante des étapes SON et est liée en fait aux espaceurs censés isoler la grille. La recette de gravure de ces espaceurs a dérivé, entraînant ainsi une surgravure du nitrure. En conséquence, il n y a plus de nitrure au bas de la grille qui est mise à nu lors du nettoyage avant épitaxie. L épitaxie met alors la grille en contact direct avec la source et le drain. 75

78 Chapitre 2 Architectures SOI localisé Co-intégration du SON sans rupture de canal avec du bulk conventionnel Le SON sans rupture de canal (SRC) doit pouvoir être co-intégré avec des dispositifs bulk conventionnels sur la même puce, afin d optimiser les performances. Par exemple, du bulk pour les transistors les plus gros comme les I/Os qui alimentent les mémoires, et du SON SRC pour les petits transistors des mémoires. Les étapes du procédé SON SRC sont exécutées jusqu à la gravure de la grille. Il y a donc une couche de SiGe enterré sur toutes les actives, futures zones bulk incluses. Un oxyde épais est alors déposé. Une photolithographie (Bridge Protect, utilisé dans le SON standard pour la cointégration [MONFRAY, CHANEMOUGAME 04]) protège les futures zones bulk et ouvre les zones SON SRC. L oxyde non protégé (zones SON SRC) est retiré par un nettoyage à base de HF, puis la résine est éliminée. Les zones bulk sont maintenant protégées par l oxyde épais (masque dur), ce qui permet d intégrer le SON SRC jusqu au bout, sans dégrader les zones bulk (figures 2-26a et b). Cette co-intégration est partielle parce qu il reste la couche de SiGe enterré dans les dispositifs bulk. SON sans rupture de canal BULK a) BARC résine grille masque dur grille Si SiGe Si STI substrat Si Si substrat Si b) grille Si grille SiGe Si diélectrique enterré substrat Si Figure 2-26: a) Protection des zones bulk par un masque dur (oxyde) pendant la réalisation des étapes SON dans les zones dédiées. b) Co-intégration partielle du SON sans rupture de canal avec du "bulk" présentant une couche de SiGe enterré. Pour réaliser une co-intégration avec du vrai bulk, l idée est de faire l épitaxie sélective SiGe/Si uniquement dans les zones SON. La méthode décrite ici est utilisable à la fois pour le SON standard et pour le SON sans rupture de canal. Pour cela, après réalisation du STI, un oxyde épais est déposé. La photolithographie Bridge Protect définit ensuite les futures zones SON et bulk. L oxyde non protégé est retiré ainsi que la résine. Les zones SON sont maintenant 76

79 Chapitre 2 Architectures SOI localisé ouvertes et prêtes pour l épitaxie sélective. Le nettoyage avant épitaxie, indispensable, est aussi à base de HF, et doit être suffisamment fort pour nettoyer la surface. Il y a un risque de retirer totalement l oxyde de protection s il n est pas assez épais. La difficulté est donc de trouver le compromis entre le nettoyage avant épitaxie et l épaisseur de l oxyde de protection. Les figures 2-27a et b illustrent la réalisation de l épitaxie SiGe/Si uniquement dans les zones SON. a) SON avec b) épitaxie épi STI Bulk sans épitaxie Figure 2-27: a) Epitaxie sélective SiGe/Si dans les zones SON après retrait de l oxyde. b) Zones bulk et SON après épitaxie. L épitaxie sélective n a pas poussé dans les zones bulk où l oxyde de protection apparaît blanc. Il n y a de SiGe que dans les zones SON. L oxyde de protection est entièrement retiré, et la cointégration reprend comme décrit plus haut (figures 2-26a et b). La démonstration de ce procédé a été faite avec succès pour le SON standard, avec des transistors bulk conventionnels parfaitement fonctionnels (figures 2-28a et b). Ces résultats permettent également de valider ce procédé de co-intégration pour le SON sans rupture de canal puisque les étapes clés et leur enchaînement sont les mêmes. W=10µm/Vdd=+/-1.2V/Tox=20Å L=10 à 0.08µm L=10 à 0.08µm Figure 2-28: Ion(Ioff) pour PMOS et NMOS bulk co-intégrés avec du SON standard. L oxyde de grille fait 20Å et les mesures sont à Vdd=+/-1.2V. 77

80 Chapitre 2 Architectures SOI localisé 2.2 Le SON sans STI Principe et intérêts La nouvelle architecture présentée ici a toujours pour but d obtenir un transistor de type SOI complètement déplété à partir d un substrat bulk standard. Par rapport au SON sans rupture de canal (SRC), la différence est qu en supprimant le module STI, la densité peut être améliorée, le coût réduit, et l accès au SiGe est beaucoup plus simple. Les étapes clés sont identiques à quelques variantes près. Le procédé démarre par des épitaxies pleine plaque SiGe/Si non sélectives (il n y a pas d oxyde) (figure 2-26a), de cette manière, les facettes d épitaxie ne sont présentent que sur les bords du wafer. Les zones actives sont ensuite définies par photo puis gravure. On obtient ainsi des îlots d active où le SiGe est totalement accessible, et sur lesquels le module de grille est réalisé (figure 2-26b). a) grille b) épitaxie Si sélective Si épitaxie SiGe sélective SiGe substrat Si substrat Si c) résine BARC d) grille grille SiGe Si substrat Si substrat Si épitaxie Si e) grille grille sélective f) Si W substrat Si substrat Si Figure 2-29: a) Epitaxies SiGe/Si pleine plaque. b) Photo active, gravure des zones actives et Intégration CMOS du module de grille. c) 2 e photo active réalignée puis gravure anisotrope du BARC et isotrope de la résine. d). Gravure sélective et isotrope du SiGe. e) Vue sur le coté selon la largeur W pour voir comment la grille soutient la ZA suspendue. f) Remplissage du tunnel par du diélectrique (oxyde + nitrure), gravure isotrope de l excès de nitrure. Formation d espaceurs, sur la grille pour les implantations des extensions, et en même temps sur les bords d active pour l isolation latérale. Puis épitaxie Si sélective pour surélever la source et le drain. 78

81 Chapitre 2 Architectures SOI localisé La 2 e photo active est ensuite réalignée, et sert ici uniquement de protection au Si pour la gravure sélective. Pour vérifier l alignement, le BARC est gravée, puis la résine est rognée par gravure isotrope pour que les quatre cotés de la ZA et les flancs du SiGe ne soient pas bloqués par la résine (figure 2-26c). La gravure sélective peut donc avoir lieu sur quatre fronts et ce, sans gravure des jonctions, puisque les flancs du SiGe sont déjà accessibles (figure 2-26d). De ce point de vue, le SON sans STI vise donc le même type de transistors que le SON SRC : petite longueur de grille et faible largeur. Lorsque le SiGe est vidé, la ZA Si est soutenue par la grille (figure 2-26e). Le procédé se termine comme le SON standard. Le tunnel est rempli de diélectrique, et après le retrait isotrope de l excédent de nitrure, des espaceurs sont formés sur la grille, pour les implantations des extensions, et en même temps sur les bords des zones actives, réalisant ainsi une isolation latérale. Finalement, une épitaxie sélective de Si surélève la source et le drain pour la siliciuration (figure 2-26f). Le procédé standard est utilisé pour mener l intégration jusqu à la fin Mise au point des étapes technologiques clés Pour compenser la sélectivité finie du procédé de gravure SiGe, ce procédé utilise de la même manière la 2 e photo active. Les nécessités et contraintes qu imposent cette étape sont strictement identiques à ce qui a été vu précédemment pour le SON SRC. Le même travail de développement a donc été effectué sur cette architecture et ne sera donc pas re-développé ici Définition des zones actives par gravure anisotrope et conséquences d une mauvaise gravure Bien qu elle soit simple sur le principe, un soin particulier doit être porté à cette étape. Dans le cas contraire, nous allons voir que les répercussions sont problématiques. La gravure tranche à travers le Si et le SiGe définissant les zones actives et ouvrant en même temps l accès au SiGe. Elle est anisotrope, mais selon les différentes espèces utilisées, des attaques isotropes préférentielles peuvent se produire. Ainsi, sur les premiers essais, la gravure verticale de l empilement a entraîné une gravure isotrope du SiGe à cause de la concentration d un des gaz employés. La conséquence est un retrait de la couche de SiGe tout autour de la zone active sur environ 5nm (figure 2-30a), et dans lequel se déposent les résidus de gravure (polymères), puis les différents constituants de l empilement de grille (oxyde de grille et polysilicium). Le "bouchon" ainsi créé est difficile à supprimer et bloque l accès au SiGe de toute part. 79

82 Chapitre 2 Architectures SOI localisé a) b) Si grille bouchon SiGe SiGe Si substrat Si substrat Si Figure 2-30: a) Gravure des zones actives et retrait produit dans le SiGe et b), remplissage du retrait lors du dépôt de l empilement de grille. La gravure de la grille crée ainsi un "bouchon" dans cet espace. Pour accéder malgré tout au SiGe, la démarche est alors celle du SON sans rupture de canal : faire la gravure des jonctions après la 2 e photo active. Pour cela, les conditions sont identiques : le pavé de résine doit être bien aligné avec le transistor et de plus petite taille que la ZA. Ainsi, le bouchon présent en bordure de zone active est supprimé par la gravure jonction. Les figures 2-31a et b sont des photos MEB permettant de visualiser le bouchon en bord de zone active. La figure 2-30a est relative à une plaque essai sur laquelle la 2 e photo n a pas été faite et qui est passée directement après gravure grille (et nettoyages) en gravure sélective du SiGe. Le SiGe n étant pas apparent, c est le Si qui est consommé jusqu à ce que le SiGe apparaisse comme l indique la flèche arrondie. Le bouchon a résisté et subsiste tout autour de la ZA. a) b) bouchon Si grille Si bouchon Si SiGe Si Si Si Figure 2-31: a) 30" de gravure sélective du SiGe sur une plaque essai directement après gravure grille, sans 2 e photo active, et donc sans gravure des jonctions. C est le Si à la surface qui est gravé jusqu à ce que le SiGe apparaisse. Le bouchon est toujours présent tout autour de la ZA. b) 10" de gravure sélective du SiGe sur une plaque essai après la 2 e photo active et gravure des jonctions. L encadré indique le désalignement de la 2 e photo. Le coté droit était protégé par la résine ce qui permet d observer le bouchon. La figure 2-30b représente une plaque sur laquelle la 2 e photo puis la gravure des jonctions ont été appliquées. L encadré dans le coin indique comment était le désalignement de la 2 e photo. La gravure des jonctions a pu ouvrir l accès au SiGe uniquement sur le coté gauche et sur celui au premier plan de l image. Le désalignement permet d observer le bouchon en bord d active. La ligne pointillée indique le niveau du substrat Si avant la gravure des jonctions. La figure 2-32a décrit l effet de la gravure des jonctions en bord de zone active sur le bouchon, la ZA et le substrat Si. 80

83 Chapitre 2 Architectures SOI localisé a) b) résine BARC SiGe Si SiGe substrat Si position avant gravure des jonctions bouchon grille Si SiGe substrat Si hauteur initiale de la grille niveau initial du substrat Si Figure 2-32: a) Détail du bord d active et effet de la gravure des jonctions sur le bouchon, la ZA et le substrat Si. b) Photo MEB sur un bord d active après gravure des jonctions et 10" de gravure SiGe. Cette photo illustre le profil donné par la figure 2-32a. La zone entourée sous la grille révèle la position de la ZA avant gravure des jonctions. Il apparaît ainsi qu à l aplomb de cette zone non protégée par la résine, la grille n a plus sa hauteur initiale et a donc été consommée. La recette de gravure des jonctions utilisée ici a été reprise du SON SRC. Cette recette grave du Si et du SiGe monocristallins, il est donc normal qu une faible quantité du Si polycristallin de la grille (dans les parties non protégées par la résine) soit aussi consommée durant la gravure. On avait alors constaté une consommation de l ordre de 15 à 20nm sur l approche SON SRC (figure 2-25). Appliquée sur le SON sans STI, les proportions sont bien plus importantes. Dans les zones non protégées par la résine, la grille perd près de la moitié de ses 120nm d épaisseur (figure 2-32b). Etant donné que la grille doit soutenir la ZA lorsque le SiGe est gravé, cette consommation excessive peut affaiblir mécaniquement les points d appuis ou même les supprimer complètement. D un point de vue électrique, le fonctionnement du transistor ou du circuit est également remis en cause car si la grille est coupée, elle ne pourra pas être commandée (voir figure 2-34b). Le caractère critique de cette première étape de gravure et de définition des zones actives est clairement démontré. La recette a ainsi été modifiée afin que le profil obtenu en fin de gravure soit le plus vertical possible et surtout sans retrait du SiGe. Un tel profil est indispensable pour bénéficier de la simplicité d accès au SiGe propre à cette architecture. Si SiGe Si a) pas de retrait b) Si SiGe Figure 2-33: a) Gravure des zones actives avec la nouvelle recette. Il n y plus de retrait dans le SiGe. b) Gravure SiGe directement après gravure des zones actives du a). Le SiGe est maintenant parfaitement accessible. Si 81

84 Chapitre 2 Architectures SOI localisé La gravure sélective du SiGe Outre les difficultés inhérentes à la gravure des zones actives que l on vient d examiner, la gravure sélective du SiGe semble présenter dans le cas du SON sans STI des problèmes indépendants de la simple ouverture de l accès au SiGe. Dans un premier temps, le procédé utilisé pour le SON SRC sur la CDE 80 a été reconduit. La puissance du générateur de plasma est donc de 700W à une pression de 1500mT pour 300cc de CF 4. Rappelons que sur le SON SRC, ce procédé permet de graver environ 180nm de SiGe en 20", pourvu que l accès soit bien ouvert. Sur le SON sans STI, ce procédé semble nettement ralenti, et permet difficilement en 20" de graver au-delà de 110nm de SiGe par coté (figure 2-34a), ce qui reste convenable pour les SRAM, mais pas pour les transistors isolés. Pour étendre cette profondeur de tunnel et ainsi permettre de vider des transistors un peu plus larges (W>0.2µm), un nouveau procédé a été testé. La puissance a été modifiée de 700W à 200W, toujours pour une pression de 1500mT et 300cc de CF 4. En diminuant la puissance, on limite le nombre d espèces réactives créées dans le plasma. La vitesse de gravure diminue, mais le procédé devient plus sélectif. En utilisant ce procédé avec un temps de 40", le résultat est très proche du procédé à 700W avec 20" de gravure. La profondeur du tunnel est de l ordre de 100nm comme le montrent les figures 2-34a et b. a) b) 90nm grille ~110nm Si grille SiGe SiGe Si zone de contact Figure 2-34: a) Gravure SiGe avec le procédé 700W pendant 20". La profondeur du tunnel est de 110nm par coté tout en gardant une très bonne sélectivité. b) Gravure SiGe avec le procédé 200W pendant 40". Ce procédé est plus lent mais permet d obtenir sur ce type de structure les mêmes résultats : un peu moins de 100nm de gravure SiGe par coté et une très bonne sélectivité. Les photos MEB des figures 2-34a et b ont été prises sur des plaques ayant subies la gravure des jonctions pour accéder au SiGe. On peut noter au passage que la 2 e photo active était bien centrée sur les transistors, et de plus petite taille que la ZA, ce qui a permis à la gravure des jonctions d ouvrir l accès au SiGe sur les quatre cotés. Sur la figure 2-34b, les possibles répercussions de la gravure des jonctions sur le polysilicium de grille sont aussi mises en évidence. En effet, le polysilicium a été entièrement consommé là où il était le plus mince et non protégé par la résine : en bordure de la ZA. Des temps de gravure plus longs (50 et 60", figures 2-35a et b respectivement) ont été testés avec le procédé à 200W pour augmenter la profondeur du tunnel. Malheureusement, la profondeur semble stagner autour de 100nm alors que la sélectivité ne cesse de se dégrader. En effet, on 82

85 Chapitre 2 Architectures SOI localisé observe un amincissement très poussé du Si à l entrée du tunnel, ce qui lui donne cette forme ondulée. La perte de sélectivité qui occasionne cette surgravure du Si se produit habituellement lorsque le SiGe n est pas apparent. Toutefois, dans le cas présent, le SiGe est toujours sous la ZA de Si et largement accessible par les quatre cotés. L obtention d un tunnel profond est liée à la capacité des espèces chimiques à se déplacer jusqu au SiGe, donc à leur libre parcours moyen. Il semble alors que dans le cas du SON sans STI, ces espèces n atteignent plus le SiGe parce qu elles réagissent avant avec le Si et ne sont pas assez nombreuses. a) b) Figure 2-35: Gravure SiGe avec le procédé 200W à 1500mT avec 300cc de CF 4. a) 50". b) 60". Une explication possible est la pression jusque là utilisée dans les différents procédés. 1500mT est la pression maximum utilisable dans le réacteur de la CDE80. La pression augmente le nombre de recombinaisons que subissent les espèces réactives (CFx) créées dans le plasma. Augmenter la pression a le même effet que diminuer la puissance du générateur : il y a moins d espèces réactives arrivant sur la plaque à graver, ce qui ralentit la réaction. Ce type de procédé à basse puissance et à forte pression est calibré pour maximiser la sélectivité de gravure. Sur le SON sans STI, il semble que cela se fasse au détriment de la profondeur du tunnel. Toujours dans l optique de tunnels plus profonds, nous avons testé des procédés ultra rapides dont les caractéristiques sont à l opposées de ceux testés jusqu à présent. L idée est de graver le plus rapidement possible le SiGe pour ne pas laisser le temps au Si d être consommé. La puissance du générateur est ainsi réglée au maximum à 1000W et la pression est de 350mT. La concentration en CF 4 passe de 300 à 150cc, auxquels sont ajoutés 100cc de CH 2 F 2 et 50 à 100cc d O 2 pour augmenter la vitesse. Lorsque le plasma est créé, l O 2 a pour effet de casser les liaisons C-F et donc de libérer plus d atomes de fluor réactif ce qui enrichi le plasma. La pression très faible empêche au maximum les recombinaisons si bien qu un nombre important d espèces réactives arrivent jusqu à la surface de la plaque. Le résultat est une gravure ultra rapide. En seulement 5", la quasi-totalité du SiGe est gravée (figures 2-36a et b). La contrepartie est que le Si aussi est gravé, résultant une fois de plus en une forme ondulée caractéristique d une active Si très fine. La rigidité des parties suspendue n est plus assurée et les actives s affaissent complètement sur le substrat (figure 2-36a). Les 83

86 Chapitre 2 Architectures SOI localisé profondeurs de tunnel obtenues sont largement satisfaisantes (figure 2-36b) mais la sélectivité de ce procédé n est donc pas suffisante. Il faudrait diminuer le temps de gravure pour réduire la surgravure du Si, tout en gardant une profondeur de tunnel minimum. Cependant, 5" constitue déjà un temps très court, difficilement contrôlable sans incertitudes sur la CDE 80. Aller en dessous ne permettrait pas d assurer la reproductibilité des gravures. a) b) Si substrat Si Si grille SiGe substrat Si Figure 2-36: Gravure SiGe avec le procédé 1000W à 350mT, 150cc de CF 4, 100cc de CH 2 F 2 et Xcc d O 2. a) X=50cc d O 2 et b) X=100cc d O 2. La ZA fait 1µm par 1.2µm. En l état actuel du développement des procédés de gravure sélective du SiGe, la profondeur de tunnel est fortement limitée sur le SON sans STI si l on veut conserver une bonne sélectivité et préserver la ZA Si. Le procédé à 700W et 1500mT issu des études sur le SON sans rupture de canal (SRC) s est révélé moins performant sur le SON sans STI. De plus, le procédé à 200W et 1500mT a été également testé sur le SON SRC pour comparer ses performances par rapport au SON sans STI. A l instar du procédé à 700W, il est plus performant (profondeur de tunnel et sélectivité) sur le SON SRC que sur le SON sans STI. La différence majeure entre les deux architectures est l absence ou la présence d oxyde (STI) sur les plaques. Sur une intégration standard, le STI représente une proportion importante de la surface de la plaque, à peu près équivalente au Si. Sur le SON sans STI, après gravure des zones actives, à la surface, il n y a que du Si et du SiGe, et la surface apparente de SiGe est négligeable en comparaison du Si. La gravure étant purement chimique et isotrope, la forte proportion de Si joue peut être un rôle en fixant les espèces réactives du plasma. En conclusion, sous la lumière des différents essais, les procédés à 700W (20") et 200W (40") ont finalement été retenus. Les profondeurs de tunnel sont limitées mais la sélectivité est très bonne, ce qui oriente donc l intégration du SON sans STI encore plus vers les circuits denses comme les SRAM (figure 2-37) et les dispositifs isolés de très faible largeur de grille. 84

87 Chapitre 2 Architectures SOI localisé Figure 2-37: Exemple de gravure SiGe avec les procédés à 700W 20 et 200W 40. Dans la SRAM, les deux procédés donnent les mêmes résultats : le SiGe est totalement gravé et la zone active Si est intègre et entièrement suspendue. Sur cette plaque, la gravure des jonctions n était pas nécessaire, la gravure SiGe a donc suivi immédiatement la 2 e photo active Exemples de réalisations morphologiques Une fois les tunnels gravés, la dernière étape spécifique au SON, le remplissage du tunnel, se passe exactement de la même manière que sur le SON standard. Les photos TEM présentées ici ont été prises après remplissage, retrait de l excédent de nitrure par gravure isotrope, puis formation des espaceurs pour l implantation des extensions. Les figures 2-38a et b nous fournissent des indications sur la morphologie des transistors isolés. Comme le montre la figure 2-38c, les zones de contact sont plus larges que le reste de la zone active qui fait 0.1µm de large sous la grille. Avec un temps de 40" de gravure (procédé à 200W), un tunnel a pu se former sous toute la partie de la ZA présentant une faible largeur. Par contre, dans les zones de contact, la gravure n a été que partielle. En conséquence, l architecture obtenue sur ce type de design est un hybride entre du SON standard et du SOI localisé. Le diélectrique enterré se situe sur une bonne partie de la ZA et des jonctions, mais pas sous les contacts (figure 2-37a). Les détails de la figure 2-38b permettent d observer la continuité de la ZA Si et du diélectrique sous la grille. En particulier, on peut noter un léger rétrécissement du diélectrique situé sous la grille. C est dans cette zone que les fronts de gravure se sont rejoints. Cela indique donc que le temps de gravure était juste et qu il reste un peu de SiGe dans cette zone. De plus, Il apparaît également que les espaceurs obtenus n ont pas la morphologie correcte alors qu ils ont été formés à partir des recettes standard de l intégration CMOS. La recette de gravure associée a donc dérivé entraînant une surgravure trop forte du nitrure et la quasi suppression des espaceurs. 85

88 Chapitre 2 Architectures SOI localisé a) grille diélectrique enterré Si substrat Si SiGe c) SiGe Si b) nitrure Figure 2-38: Photos TEM dans un transistor isolé W/L=0.1/50nm (D. Delille). La gravure des jonctions n était pas nécessaire ici et le procédé de gravure tunnel utilisé était le 200W pendant 40". a) Vue d ensemble. b) Détail sur le canal et le diélectrique enterré. c) Design du transistor. oxyde 34nm L=50nm Si nitrure RTO+HTO La même analyse a été réalisée dans une matrice SRAM, toujours pour une gravure tunnel de 40" (200W). La coupe TEM a été pratiquée dans une matrice SRAM dont la cellule élémentaire fait 1.36µm 2, au milieu des actives des NMOS, comme indiqué sur le schéma ci-dessous. La figure 2-39a est très encourageante. Avec une telle coupe, on a 6 transistors NMOS alignés dont 2 de décharge au centre. Concernant la réussite des étapes SON, la morphologie est très bonne, notamment, l intégrité de la zone active Si est parfaitement conservée d un transistor à l autre, sans notable rétrécissement du Si, et sans aucun affaissement d active. La morphologie du diélectrique enterré est également très bonne, avec une épaisseur constante et une quasi continuité sur la totalité des transistors. Les seules ombres au tableau sont les deux transistors de décharge au centre de la photo où la continuité du diélectrique est interrompue. Dans la SRAM utilisée ici (technologie 90nm), les transistors de charge (PMOS, W/L design=0.12/0.11µm) et d accès (NMOS, W/L design=0.12/0.135µm) ont des largeurs très faibles, de l ordre de 0.12µm, mais les transistors de décharge (NMOS, W/L design=0.18/0.11µm) ont une largeur de 0.18µm. Sur le dispositif isolé de 0.1µm de large, bien que les fronts de gravure ont pu se rejoindre (figure 2-38b), le temps de gravure de 40" s est révélé un peu juste. Par conséquent, sur les NMOS de décharge de 0.18µm de large, la gravure du SiGe a été incomplète, au point que les fronts ne se sont pas rejoints à 20nm près. La figure 2-39b détaille un des NMOS d accès avec des filtres en énergie de manière à distinguer les différents matériaux. L oxyde apparaît ainsi en bleu, le nitrure en rouge et le Si, mono ou polycristallin, est en noir. Comme précédemment, on retrouve le problème sur les espaceurs. Les filtres permettent de voir qu il n y a pratiquement plus de nitrure sur les flancs. La reprise d épitaxie pour surélever la source et le drain ne pourra pas se faire, au risque de court-circuiter la grille avec les jonctions, elle devra donc attendre la formation d autres espaceurs. Quoiqu il en soit, le diélectrique enterré est quant à lui bien formé, avec une épaisseur de 34nm et toujours un léger rétrécissement d environ 3nm sous la grille. En 86

89 Chapitre 2 Architectures SOI localisé contrepartie, le canal de conduction est légèrement plus épais en centre de grille avec 24nm, contre 21nm en bord de grille pour une épaisseur initiale de 30nm (figure 2-39c). a) b) c) L=80nm Figure 2-39: Coupe TEM dans les SRAM après formation des espaceurs utilisés pour les implantations des extensions. Sur cette plaque, la gravure des jonctions n était pas nécessaire et le procédé de gravure tunnel utilisé était le 200W pendant 40 (D. Delille). a) Vue d ensemble en coupe dans 6 transistors NMOS d accès et de décharges (les 2 au centre). b) Détail avec filtres en énergie sur un NMOS de d accès (W/L design=0.12/0.135µm). L oxyde apparaît en bleu, le nitrure en rouge, et le Si (mono ou poly) en noir. c) Détail sur le canal de conduction et le diélectrique enterré. Ainsi ces figures indiquent que la morphologie du NMOS d accès est tout à fait correcte. Sachant que le PMOS de charge est le plus petit transistor dans la SRAM (W et L), sa morphologie doit être identique voir meilleure que celle du NMOS d accès. Le NMOS de décharge semble rester, d un point de vue de la gravure du SiGe, le seul obstacle pour réaliser la totalité d une SRAM en SON sans STI. Cependant, ceci n est vrai que pour la SRAM testée dont la cellule élémentaire fait 1.36µm 2. Le SON sans STI et le SOI localisé plus généralement sont des architectures candidates pour les nœuds 45 et 32nm. Les dimensions seront largement plus agressives sur ces technologies. En effet, si l on prend le nœud technologique 45nm, la taille d une cellule élémentaire est de µm 2. Cette réduction de surface passe en partie par une réduction de la taille des transistors. Ainsi, la longueur de grille est réduite de 110nm à 45nm pour le PMOS et le NMOS de décharge, et de 135nm à 55nm pour le NMOS d accès. La largeur passe quant à elle de 120 à 55nm pour le PMOS et le NMOS d accès, et pour le NMOS de décharge qui posait problème sur la 1.36µm 2, elle passe de 180 à 95nm. En conclusion, l introduction d architectures SOI localisé permettrait d augmenter les performances des technologies 45 et 32nm particulièrement sensibles aux effets canaux courts. 87

90 Chapitre 2 Architectures SOI localisé En parallèle, les limites actuelles de la gravure SiGe ne seront donc plus un frein car les dimensions agressives de ces technologies faciliteront l intégration du SON sans STI dans les circuits les plus denses Perspectives : le SON sans STI et le PRETCH Principe du PRETCH Le PRETCH (Poly gate REplacement Through Contact Holes) est un ensemble d étapes dont le but est d obtenir un dispositif à grille métallique. Le principe repose sur la gravure sélective du polysilicium de grille en fin de fabrication du transistor, en passant par les trous de contacts. En effet, ces trous ouvrent un accès au polysilicium de grille qui peut alors être gravé par un procédé isotrope et sélectif. Le vide ainsi créé est comblé par le dépôt d un métal qui fera office de grille (figure 2-40). Avec ce procédé, il est possible après la gravure du polysilicium d éliminer également l oxyde de grille, de le remplacer par exemple par un diélectrique à forte permittivité (High K), et de finir par un dépôt métallique. Pour plus de détails, le PRETCH est amplement décrit par [HARRISON 05]. PMD Masque Contact Contact Mask nmos pmos 1) Photolithographie 1) Contact lithography contact 2) Ouverture Contact opening contact + selective gravure sélective gate etching de la grille Figure 2-40: Description des principales étapes technologiques du PRETCH. Dans cette réalisation, le même matériau de grille est utilisé pour les dispositifs nmos et pmos [HARRISON 05]. 3) Remplissage 3) Tunnel filling du tunnel 4) 4) CMP Application sur le SON sans STI : suppression de la 2 e photo active Le PRETCH est donc une option technologique qui permet, en fin de procédé, de changer complètement le module de grille standard par un empilement de type high K/grille métallique ou autre. Cette option ouvre de nouvelles possibilités à l architecture SON sans STI. L étape de gravure sélective du SiGe constitue la clé de la technologie SON et des architectures SOI localisé présentées ici. Mais elle représente en même temps l étape la plus critique du procédé parce que justement, la sélectivité par rapport au Si n est pas infinie. Cette 88

91 Chapitre 2 Architectures SOI localisé caractéristique rend indispensable la protection de la surface supérieure de la zone active Si durant la gravure du SiGe. C est dans ce contexte que la 2 e photo active a été aussi développée pour le SON sans STI, avec les conséquences plus ou moins critiques que l on a expérimentées. Le PRETCH va de manière indirecte donner des solutions simples pour protéger la ZA Si, évitant ainsi les complications de la 2 e photo active. a) b) épitaxie Si sélective grille HTO HTO épitaxie SiGe sélective SiGe Si substrat Si substrat Si c) d) grille grille HTO HTO Si Si substrat Si RTO+HTO substrat Si nitrure e) épitaxie Si grille f) grille sélective HTO Si HTO substrat Si substrat Si Figure 2-41: a) Epitaxies SiGe/Si pleine plaque + dépôt HTO 100Å pleine plaque. b) Photo active, gravure des zones actives et intégration CMOS standard du module de grille. c) Gravure sélective et isotrope du SiGe. d) Remplissage du tunnel par du diélectrique, RTO 20Å + HTO 50Å et nitrure 300Å, puis gravure isotrope de l excès de nitrure. e) Gravure anisotrope de l oxyde. f) Formation d espaceurs avant implantation des extensions source et drain. Des espaceurs se forment en même temps en bordure de zone active. Puis épitaxie sélective de Si pour la siliciuration de la source et du drain. Le principe de cette autre méthode de protection repose sur le dépôt un oxyde de grille sacrificiel et ne modifie que légèrement le procédé de fabrication du SON sans STI décrit précédemment. Dès que l empilement de base SiGe/Si est formé pleine plaque par épitaxie non sélective, une couche d oxyde HTO de 100Å est déposée (figure 2-41a). Les zones actives sont ensuite définies par photolithographie puis par gravure anisotrope. L empilement HTO/Si/SiGe est ainsi taillé exactement aux dimensions des zones actives et en même temps. La couche de HTO offre donc une protection optimale de la couche de Si supérieure : parfaitement auto-alignée et de taille identique. Notons que comme précédemment, la gravure anisotrope ne doit pas créer de retrait de la couche de SiGe. Le module de grille peut ensuite être enchaîné de façon quasi standard 89

92 Chapitre 2 Architectures SOI localisé (oxyde thermique compris). En effet, la gravure grille doit être modifiée pour s arrêter au contact de l oxyde (figure 2-41b). A ce stade, le SiGe est accessible de tous cotés, et le dessus de la zone active Si est protégé par le HTO. Toutes les conditions sont donc réunies pour graver sélectivement le SiGe (figure 2-41c). Le HTO doit donc être suffisamment épais pour résister aux différents nettoyages avant la gravure du SiGe. Le remplissage du tunnel est assuré une fois de plus par le même empilement de diélectrique : RTO 20Å, HTO 50Å et nitrure 300Å. L excédent de nitrure est retiré par gravure isotrope, comme le SON standard (figure 2-41d). Une gravure anisotrope élimine alors l excédent d oxyde HTO de part et d autre de la grille afin que les longueurs de grille et de HTO soient égales. Nous verrons par la suite l importance de cette étape (figure 2-41e). Des espaceurs utilisés pour l implantation des extensions sont formés, puis la source et le drain sont surélevés par une épitaxie sélective de Si pour la siliciuration (figure 2-41f). Le reste des étapes est poursuivi de manière standard jusqu à l étape où intervient le PRETCH, c'est-à-dire la photolithographie contact. Le PRETCH va permettre de vider la griller par le trou de contact, et l oxyde de grille sacrificiel, le HTO, est éliminé par un nettoyage à base de HF. L étape de la figure 2-41e prend alors toute son importance. a) PMD b) L L substrat Si substrat Si Figure 2-42: Etapes du PRETCH après ouverture des trous de contact, vidage de la grille puis de l oxyde. a) Cas où le HTO n a pas subi de gravure anisotrope après retrait de l excédent de nitrure. b) Cas où le HTO a subi la gravure anisotrope. Dans le cas a), la longueur de grille L augmente considérablement. En effet, la figure 2-42a représente le cas où le HTO n a pas subi de gravure anisotrope après retrait de l excédent de nitrure, et déborde donc sous l espaceur. La grille est vidée, puis à son tour, l oxyde est éliminé par un nettoyage humide isotrope qui grave le HTO latéralement. Lorsque le nouvel oxyde et la nouvelle grille sont déposés, la longueur de grille effective est considérablement augmentée (grille initiale + espaceurs). Au contraire, dans le cas de la figure 2-42b, la gravure anisotrope du HTO ayant été faite, il ne déborde pas sous l espaceur. Lors des étapes du PRETCH, la gravure isotrope du HTO ne pourra pas beaucoup s étendre latéralement par capillarité car l oxyde situé sous l espaceur est assez fin (20 à 50Å). En conséquence, l impact sur la longueur de grille est fortement réduit. Le HTO nous sert donc de faux oxyde de grille et de couche de protection de la zone active Si durant la gravure SiGe. Dans un deuxième temps, en fin de réalisation du transistor, le 90

93 Chapitre 2 Architectures SOI localisé PRETCH nous permet de remplacer cet oxyde trop épais par un vrai oxyde de grille dont l EOT (Equivalent Oxide Thickness, épaisseur d oxyde SiO 2 équivalente) est plus agressif comme un diélectrique à haute permittivité Validation du concept : gravure sélective du SiGe Des exemples avec le procédé 700W durant 20" sont donnés sur les figures 2-43 (a, b, c et d) et Après gravure grille, seul un nettoyage basique est réalisé pour supprimer les résidus organiques de la gravure, c est pourquoi le masque dur de grille est toujours présent. Sur les figures 2-43a et b, on a un exemple sur un transistor isolé identique à celui de la figure La gravure tunnel semble s être bien déroulée, bien qu il reste un peu de SiGe dans les zones de contact plus larges, ce qui est prévisible sur ce type de design. Sur l autre type de design (figure 2-43c et d) et dans les SRAM (figure 2-44), la morphologie est encore meilleure. Le SiGe est totalement vidé et la zone active suspendue n est soutenue que par la grille. L épaisseur de la ZA suspendue mesure après gravure autour de 30nm (figure 2-43b et d). Sachant que l empilement initial d active était constitué de 10nm de HTO, 30nm de Si et 20nm de SiGe, ces 30nm restant correspondent donc au HTO et au Si. Sur les photos, il n est pas possible de distinguer le HTO du Si. En prenant en compte la sélectivité de la gravure tunnel par rapport au Si, on peut estimer qu il reste entre 25 et 28nm de Si après gravure tunnel, soit entre 2 et 5nm de HTO, ce qui est cohérent avec l ensemble des nettoyages subi jusque là. L intégrité de la ZA suspendue est particulièrement remarquable, et ce, grâce au HTO qui a l avantage, au contraire de la 2 e photo active, de protéger le Si sans pour autant risquer de bloquer l accès au SiGe. Ainsi en 20", la gravure est optimisée car le SiGe est gravé de tous les cotés. De plus, la présence d oxyde sur toutes les actives semble améliorer la gravure sélective et rapproche d une configuration classique avec STI. Finalement, Tous ces résultats démontrent le fort potentiel de l intégration SON sans STI associée au PRETCH. En supprimant la 2 e photo active, le procédé devient très reproductible et l absence de STI permet d augmenter la densité. Il peut être appliqué à n importe quel forme de motif, du simple rectangle à la plus complexe comme la SRAM de la figure 2-44, pourvu que les dimensions des actives soient réduites, ce qui de toute manière, est la tendance naturelle de la microélectronique. L intégration devra donc être poursuivie jusqu à son terme pour compléter la démonstration morphologique avec des résultats électriques. 91

94 Chapitre 2 Architectures SOI localisé a) masque dur oxyde grille Si SiGe grille b) grille active Si TSi~30nm d) TSi~30nm c) Figure 2-43: Exemples de gravure SiGe directement après gravure de la grille et avec le HTO qui protège la surface supérieure de la zone active Si. L empilement initial est de 10nm de HTO, 30nm de Si et 20nm de SiGe, procédé utilisé : 700W 20". a) Transistor isolé avec contacts larges et b) détail près de la grille. c) Transistor isolé avec la même largeur de zone active pour les contacts et pour le canal, d) détail près de la grille. Figure 2-44: Exemple dans une SRAM (conditions identiques à figures 2-42). 92

95 Chapitre 2 Architectures SOI localisé 2.3 Bilan L objectif de ce chapitre était de présenter des nouvelles architectures de transistors basées sur la technologie SON et sur le concept du SOI localisé. D un point de vue électrique, ces architectures apportent un bien meilleur contrôle des effets canaux courts, et un comportement dynamique optimisé, ce qui leur permet de répondre mieux que le bulk aux spécifications des nœuds technologiques 45 et 32nm, voire 22nm pour l option Low Power. Le SON sans rupture de canal (SRC) est un dérivé du SON standard. Le défi principal est qu il faut graver le SiGe sous la totalité de la zone active Si, et plus seulement sous la grille. Pour y parvenir, une 2 e photolithographie active est réalignée sur le transistor. La taille de la résine doit être inférieure à la ZA originale pour que la gravure des jonctions ouvrent l accès au SiGe sur tous les bords de la ZA, optimisant ainsi la gravure du SiGe. La résine protège ensuite la surface supérieure de la ZA Si durant la gravure SiGe. En effet, le temps de gravure est largement augmenté afin d obtenir des tunnels assez profonds. Comme ce procédé n a pas une sélectivité infinie par rapport au Si, la surgravure de Si peut devenir importante. Le Si à l interface avec le SiGe subit néanmoins cette consommation ce qui dès lors, limite les temps de gravure et donc les profondeurs accessibles. L alignement et le rognage de la résine, ainsi que la gravure du SiGe, sont donc les principaux points critiques. Les limites de la gravure sélective du SiGe orientent le SON SRC vers les dispositifs et circuits dont les dimensions sont très réduites, comme la SRAM, particulièrement bien adaptée. L intégration décrite dans ce chapitre a ainsi permis de réaliser des transistors fonctionnels NMOS et PMOS isolés, de 45nm de longueur de grille, et avec un très bon contrôle des effets canaux courts. Très important également, la fonctionnalité d une SRAM SON sans rupture de canal a été démontrée et testée. La réalisation d un tel circuit fonctionnel est un premier indicateur sérieux de la faisabilité et de la maturité du SON SRC. Cependant, même si le courant I OFF et le DIBL sont bons, le courant I ON des dispositifs isolés est largement dégradé à cause des résistances d accès. En effet, la ZA Si dans les jonctions est beaucoup trop mince en fin de gravure SiGe, d où des possibles affaissements. Le Si sous les espaceurs constitue aussi une zone de très faible conductivité qui limite le courant à cause de la gravure de la grille qui consomme du Si. Pour corriger ce défaut morphologique, l idée est de faire l épitaxie pour surélever la source et le drain avant la gravure tunnel. La structure obtenue est beaucoup plus robuste à la gravure du SiGe, ce qui permet d étendre encore la profondeur des tunnels. En même temps, la rigidité mécanique est améliorée et les actives, mêmes longues, restent parfaitement suspendues et droites. Un défaut morphologique, indépendant des étapes SON, a cependant empêché d obtenir des résultats électriques satisfaisants pour la thèse. Finalement, des transistors parfaitement bulk ont été réalisés en même temps et sur la même puce que des transistors SON standard, démontrant ainsi la co-intégration du bulk avec du SON et du SON SRC puisque la méthode utilisée est valable pour les deux architectures. 93

96 Chapitre 2 Architectures SOI localisé Le SON sans STI est la deuxième architecture SOI localisé. Tout en restant très proche de la philosophie du SON SRC, cette approche a été développée pour simplifier au maximum les étapes SON et dans l optique de dimensions encore plus agressives. La suppression du module STI permet à la fois un gain en densité et en simplicité, facilitant l accès au SiGe après gravure des zones actives. La 2 e photo active est donc utilisée ici uniquement comme protection du Si durant la gravure SiGe, entraînant les mêmes contraintes que pour le SON SRC. Après avoir démontré le caractère critique de la gravure des zones actives, nous avons constaté que l absence de STI, i.e. d oxyde, sur la plaque semble perturber la gravure sélective du SiGe. Les profondeurs de tunnel accessibles sont limitées et inférieures à celles sur SON SRC, restreignant encore plus le SON sans STI aux dispositifs très agressifs et aux circuits tels que les SRAM. Malgré le fait que les structures de test appartiennent à la technologie 90nm, les résultats morphologiques dans les SRAM sont très prometteurs. Une variante du SON sans STI est aussi proposée en combinaison avec le PRETCH. La ZA Si est parfaitement protégée durant la gravure SiGe par un moyen autre que la 2 e photo active, et sans aucun risque de bloquer l accès au SiGe. Cette protection auto-alignée permet d aller plus loin que la deuxième photo active dans la reproductibilité sur les motifs les plus fins. En effet, avec la 2 e photo et la miniaturisation, le réalignement et l obtention d un motif exactement identique à la ZA originale poseront de plus en plus de problèmes. Cette variante constitue donc, de ce point de vue, une approche plus "réaliste". Une fois de plus, les résultats après gravure tunnel sont très encourageants et annoncent le potentiel de l intégration. Plus généralement, ces architectures, sans rupture de canal et sans STI, visent initialement les nœuds 45 et 32nm. Cependant, leur développement s est fait sur le 90nm dont les structures ont des dimensions bien plus grandes, en particulier les SRAM. La gravure SiGe trouve ses limites actuelles, profondeur de tunnel et sélectivité, sur le 90nm, mais sur le 45nm, le 32nm et au delà, les besoins seront alors loin d atteindre ces limites. A titre d exemple, dans une SRAM, la plus grande largeur passe de 180 à 95nm entre les technologies 90 et 45nm. Les tunnels à graver seront si courts que la sélectivité ne sera plus critique, le besoin de protection du Si sera alors obsolète, et les intégrations seront facilitées. 94

97 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs dans la couche d inversion et modification de la structure de bandes Les chapitres précédents présentaient les problématiques auxquelles est confronté de plus en plus durement le transistor bulk conventionnel face aux dimensions aujourd hui rencontrées. L utilisation du transistor complètement déplété à canal mince sur isolant est une alternative intéressante et dans ce but, le chapitre 2 proposait deux nouvelles architectures dites SOI localisé issues de la technologie SON. Dans la perspective de dimensions toujours plus extrêmes, il est important d étudier le transport des porteurs dans de telles architectures, ce qui est fondamental afin d évaluer parmi leurs caractéristiques lesquelles pourraient s avérer être des obstacles ou des points forts pour les nœuds technologiques les plus avancés. Finalement, le transistor FD justifie-t-il l abandon du transistor conventionnel bulk? Ce chapitre est une étude bibliographique, et tente de donner les éléments nécessaires pour comprendre l ensemble des phénomènes et des mécanismes régissant le transport. Il sera en particulier utile pour l analyse des résultats du chapitre 4. Le transistor conventionnel servira de point de départ pour introduire les notions de base : structure de bande du silicium, interactions des porteurs, saturation de la vitesse, phénomènes hors équilibre, effets du confinement quantique dans la couche d inversion etc. Quelles sont les particularités du transport dans un canal de conduction ultra mince? Nous répondrons à cette question notamment en traitant qualitativement l effet de la réduction de l épaisseur du canal sur le confinement quantique et sur la structure de bande. En particulier, nous verrons comment le confinement modifie la mobilité des porteurs. L impact de l interface canal/oxyde enterré sur la mobilité sera également étudié, toujours dans la perspective de dimensions ultimes. De la même manière, nous étudierons qualitativement les effets de contraintes mécaniques sur la mobilité dans le canal et nous verrons que les mécanismes sont les mêmes que ceux impliqués par le confinement quantique. Des configurations de contraintes précises seront détaillées ainsi que quelques exemple de réalisations expérimentales. Cette partie est tout particulièrement importante pour la compréhension du chapitre 5. En conclusion de ce chapitre, nous tenterons de déterminer si le transistor FD simple grille constitue une base solide pour étendre le CMOS planaire le plus loin possible sur la roadmap ITRS. Dans ce contexte de dimensions extrêmes, nous introduirons le transport balistique comme élément final de comparaison.

98 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes 3.1 Transport dans le silicium : phénomènes et éléments de base Les notions abordées dans cette partie concernent aussi bien les architectures bulk conventionnelles que les architectures de type SOI complètement déplétés dont le film de conduction a une épaisseur minimum de 10nm. En dessous de 10nm, des effets spécifiques aux films ultra minces apparaissent et seront traités dans la partie 3.3 et également dans le chapitre Structure de bande du silicium Le silicium est un semiconducteur à gap indirect. En effet, le maximum absolu de la bande de valence ne se situe pas au même point dans l espace des vecteurs d onde k que le minimum de la bande de conduction. Ainsi, le sommet de la bande de valence est situé au centre de la zone de Brillouin, en k=0, c est le point Γ. La bande de valence est constituée principalement de trois sous-bandes (ou bandes ou encore vallées), la bande des trous lourds (HH : Heavy Holes), la bande des trous légers (LH : Light Holes) et la bande des trous de Spin-Orbit ou Split-off (SOH). Au point Γ, les bandes HH et LH ont la même énergie et sont dégénérées. Ces deux caractéristiques essentielles de la bande de valence se retrouvent dans tous les semiconducteurs à structure cubique. Quant à la bande de conduction, son minimum se trouve dans la direction [100] appelée, à 85% de l abscisse du point X, le bord de la première zone de Brillouin. La structure de bande simplifiée du silicium est représentée sur la figure 3-1. E E g HH LH SOH k L Λ=[111] Γ =[100] X Figure 3-1: Structure de bande du silicium. La masse effective des porteurs (électrons et trous) est inversement proportionnelle à la dérivée seconde de E(k), soit à la courbure des bandes d énergie dans l espace des vecteur d ondes. Une fois de plus, le silicium étant cubique, il existe 5 autres directions équivalentes à [100] : [100], [010], [010], [001] et [001], soit 6 directions au total. Il y a un minimum sur chacune de 96

99 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes ces directions, la bande de conduction présente donc 6 minima équivalents. On parle alors des vallées 6 fois dégénérées. Lorsque l on calcule la variation de l énergie de la bande de conduction E(k) en fonction du vecteur d onde (approximation des bandes paraboliques), il en résulte qu elle n est pas isotrope mais plus rapide dans le plan perpendiculaire à un de ces axes équivalents que selon cet axe. Les surfaces d énergie constante ou isoénergie sont alors des ellipsoïdes de révolution autour de chacun des axes équivalents et au centre desquels se situe le minimum d énergie [MATHIEU 98] : [001] a) [001] b) m t ur E 4 [100] 2 4 [010] m m l t m l [100] 4 [010] Figure 3-2: a) Représentation schématique des surfaces isoénergie des bandes de conduction et b) illustration de l anisotropie de la bande de conduction. La figure 3-2a représente les 2 grandes familles de vallées. D une part, les vallées 4 dégénérées 4 fois, situées dans le plan de conduction défini par les directions [100] et [010], et d autre part, les vallées 2 dégénérées 2 fois, qui sont elles, perpendiculaires au plan de conduction. La figure 3-2b illustre quant à elle, l anisotropie de la bande de conduction. Lorsqu un champ électrique E ur est appliqué dans la direction [010], les électrons occupant les vallées 2 seront entraînés et la masse effective alors mise en jeu dans ce mouvement sera la masse effective transverse m t, qui correspond au petit axe de l ellipsoïde de révolution. Dans le même temps, la masse effective de conduction des électrons occupant les vallées 4 sera la masse effective longitudinale, m l, correspondant au grand axe de l ellipsoïde. Ainsi, sur la totalité des électrons des 6 vallées, la masse effective de conductivité m cc sera une moyenne de m l et m t pondérée selon la répartition des électrons entre 4 et 2. Toujours dans le cas de la figure 3-2b, où le champ électrique latéral est selon [010] (ou une direction équivalente), et pour du silicium non contraint (relaxé), on a : = + = + mcc 6ml 6mt 3 ml mt [3.1] avec m l /m 0 =0.916 et m t /m 0 =0.19, ce qui donne m cc /m 0 ~0.26 [MATHIEU 98]. 97

100 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes Ceci est valable dans le cas de transistor fabriqués sur une surface (001) ou équivalente, et pour lesquels le canal de conduction serait orienté selon la direction cristallographique principale [100] (ou équivalente). Cependant, dans le cas réel des plaques de silicium industrielles utilisées en microélectronique, la surface active est bien (001) mais le canal est orienté selon la direction [110], ce qui donne pour m cc [VILLARET 00]: mm l t 1 1 ml + m t = + = + mcc 6mt 6 ml + mt 3 mt mm l t 1 [3.2] on retrouve m cc /m 0 ~0.26. Pour la bande de valence, le calcul de la structure de bande est très compliqué par la forte anisotropie et la non-parabolicité de E(k), notamment pour les bandes des trous lourds et légers, du fait de leur proximité énergétique en Γ. Mais de la même manière que pour la bande de conduction, les surfaces isoénergies peuvent être ici représentées par des sphères déformées, avec des creux selon les trois directions orthogonales [100], [010] et [001] en particulier pour la bande des trous lourds : a) b) Figure 3-3 : a) Représentation en 3D de la surface isoénergie de la bande des trous lourds et b) représentation dans le plan de conduction des surfaces isoénergies des bandes de valence, HH pour les trous lourds, LH pour les trous légers, et SO pour le spin-orbit. La direction [110] ou équivalente étant l orientation dominante du canal utilisée dans l industrie [FISCHETTI 03]. Ainsi, lorsque l anisotropie et la non-parabolicité sont prises en compte, les expressions de l énergie de la bande de valence pour les trous lourds et légers, en fonction du vecteur d onde, sont plus compliquées que pour les électrons. Il est alors courant d approximer les surfaces isoénergie réelles par des sphères et de calculer la structure des bandes de valence avec l approximation parabolique comme pour les électrons. Cela permet d exprimer des masses effectives isotropes pour les trous lourds et légers, m HH et m LH, avec m HH /m 0 =0.53 et 98

101 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes m LH /m 0 =0.16 [MATHIEU 98]. Cependant, lorsque l énergie des porteurs devient trop importante, comme c est le cas dans les transistors fortement submicroniques (voir partie suivante), la courbure des bandes évolue, l approximation parabolique n est alors plus valable et le calcul exact est alors nécessaire. De manière générale pour les 2 types de porteurs, on peut remarquer que si la dégénérescence au minimum d énergie entre les différentes vallées peut être levée, on disposera d un levier permettant de modifier la distribution des porteurs et ainsi de peupler préférentiellement et majoritairement une vallée plutôt qu une autre. Par exemple, en séparant les niveaux énergétiques des vallées 4 de ceux des vallées 2, l un des deux type de vallée sera favorisé énergétiquement et donc sera beaucoup plus peuplé. Ce levier sur la distribution des porteurs sera détaillé dans les parties 3.3 (effet du confinement) et 3.4 (effet du stress) Transport stationnaire La conduction électrique et de manière plus générale, le transport, résultent d une perturbation de l équilibre thermodynamique du système. Lorsque le champ électrique (la perturbation) est maintenu constant, un état de déséquilibre permanent s installe et crée un flux de porteurs. Un pseudo-équilibre thermodynamique stable est atteint et le transport est alors dit stationnaire. x grille z E eff =champ électrique vertical ou transverse source E eff drain E=champ électrique latéral ou longitudinal E Figure 3-4 : Principaux champs électriques dans un transistor et notations utilisées. Pour les pages suivantes et sauf exceptions, les champs électriques dont il sera question sont ceux définis dans la figure Conduction à faible champ latéral : Loi d Ohm et mobilité Pour des champs faibles (<10 3 V/cm), la loi d Ohm s applique : ur ur J = σ E [3.3] Elle relie la densité de courant à sa cause, le champ électrique, par la conductivité : σ = qnµ eff [3.4] avec µ eff la mobilité effective à faible champ et n la densité surfacique de porteurs 99

102 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes µ eff qτ m = [3.5] cc avec τ le temps moyen de relaxation entre deux collisions et m cc la masse effective de conductivité des porteurs. Les différents types de collisions ou d interactions seront détaillés par la suite. L hypothèse de champ faible implique que lors du transport il n y a pas d échauffement des porteurs. Le taux d augmentation d énergie reste inférieur au taux de perte par interactions avec le réseau. L énergie acquise par les porteurs entre deux collisions est en moyenne complètement perdue lors de la collision. Les porteurs se thermalisent et sont en équilibre thermodynamique avec le réseau. La vitesse d entraînement (ou de dérive) des porteurs est alors proportionnelle au champ électrique : uuur ur v = µ E der eff Conduction à fort champ latérale : saturation de la vitesse des porteurs [3.6] Dans les dispositifs submicroniques, pour une polarisation de drain de seulement 1V, le champ électrique résultant dépasse déjà 10 4 V/cm. Au-delà de 10 3 V/cm, la loi d Ohm cesse d être valable et la vitesse d entraînement dans de tels composants n est plus proportionnelle au champ électrique. L énergie des porteurs augmente, augmentant en même temps la fréquence des collisions, ce qui entraîne une chute de la mobilité puis une saturation de la vitesse de l ensemble des porteurs. La vitesse présente donc en fonction du champ une loi de variation linéaire puis un régime de saturation (figure 3-5). Lorsque la perturbation est permanente (champ constant), un équilibre stable est atteint. La vitesse de saturation stationnaire atteinte alors par les porteurs (~10 7 cm/s) résulte d un équilibre entre accélération par le champ et freinage par les collisions avec le réseau et les impuretés, et est indépendante de la polarisation de drain. Les interactions des porteurs seront développées plus précisément dans le paragraphe 3.2. v v=µ eff E v saturation ~10 7 cm/s transport stationnaire Figure 3-5 : Représentation de la variation de la vitesse d entraînement des porteurs en fonction du champ électrique latéral. Tant que E<Ec, le transport est stationnaire et v=µ eff E. Pour E>Ec, la vitesse sature à cause des interactions avec le réseau. Ec=champ critique~ V/cm E 100

103 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes Cette saturation de la vitesse peut être atteinte pour une tension Drain-Source V DS inférieure à la tension de pincement du canal au drain. En effet, partant du régime linéaire ou non saturé à V DS <V G -V th =V GT, si le champ latéral E=V DS /L est suffisamment fort, comme dans le cas de transistors très courts, il causera une saturation en vitesse et donc la saturation du courant, et ce, avant même que le canal ne soit pincé à V DS =V GT. La saturation en vitesse peut donc devancer la saturation due au pincement du canal dans les transistors très courts (voir figure 3-6). Ce problème est particulièrement d actualité pour les transistors modernes dont la grille fait moins de 100nm (voir 3.5). Les PMOS sont moins impactés que les NMOS car la mobilité des trous est plus faible que celles des électrons, le champ critique Ec est donc d autant plus élevé (figure 3-5), ce qui fait que la vitesse des trous sature pour des longueurs de grille inférieures à celles des NMOS a b c a=régime non saturé dit linéaire I DS I DSat v L WC ox V GT b=saturation en vitesse de dérive c=pincement du canal, régime de saturation L<100nm Ec= V/cm (électrons) V Dlim =Ec*L=0.1V (L=50nm) V GT =V Dsat =1V V Dlim V Dsat =V pincement V DS Figure 3-6 : Saturation du courant ON avant le pincement du canal. Le champ latéral est trop fort, même à V DS <V GT, et la vitesse sature (cas d un NMOS) Transport non stationnaire Lorsque le champ varie fortement dans l espace ou le temps, typiquement lorsqu un porteur pénètre dans une région à fort champ, le phénomène de survitesse ou velocity overshoot, bien connu dans les semiconducteurs à gap direct (GaAs), apparaît dans le Si à température ambiante [SHAHIDI 88]. Il se caractérise par le fait que la vitesse d une partie des porteurs est supérieure à la vitesse d entraînement stationnaire correspondant à ce champ. La vitesse stationnaire est de nouveau obtenue au bout d un certain temps. Le transport durant cette période est hors équilibre ou non stationnaire. Cela signifie que pendant un certain temps et donc sur une certaine distance, les porteurs ont une vitesse moyenne qui peut être sensiblement supérieure à la vitesse de dérive ou même à la vitesse de saturation. Cela est possible car le temps de relaxation nécessaire pour ramener le système à l équilibre n est pas nul. S il était très faible, à cause par exemple d un nombre trop important d impuretés dans le canal, l équilibre serait maintenu et la survitesse n aurait pas lieu. Ce phénomène de transport non stationnaire peut donc se révéler très intéressant dans le cas d un transistor fortement submicronique, à la condition qu il se produise à l entrée du canal (la source) : les porteurs sont en survitesse sur une grande partie voire même la totalité du canal de 101

104 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes conduction. Le courant de drain est alors augmenté et sera sous estimé par le modèle de dérivediffusion. Vitesse (10 7 cm/s) K K v sat Longueur du canal (µm) Figure 3-7 : Vitesse effective des porteurs en fonction de la longueur du canal. Le phénomène de survitesse pour les électrons est observé à 77K pour des canaux inférieurs à 130nm et même à température ambiante pour des canaux inférieurs à 90nm. A 300K, la vitesse effective maximum obtenue vaut cm/s >Vsat=10 7 cm/s [SHAHIDI 88]. De plus, lorsque la longueur du canal approche le libre parcours moyen des porteurs, les probabilités d interactions peuvent devenir très faibles et les porteurs peuvent traverser le canal sans aucune interaction. C est le cas ultime du transport non stationnaire : le transport balistique, où les vitesses peuvent atteindre plus de cm/s. Quelques détails supplémentaires sur le régime balistique seront abordés dans le paragraphe La couche d inversion : un gaz bidimensionnel (2D) de porteurs Le modèle de gaz tridimensionnel (3D) de porteurs (libres dans un substrat massif) ne convient plus à la description du transport en régime de forte inversion, contrairement au régime de faible inversion où il se révèle adéquat pour modéliser le courant sous le seuil [BYUN 90]. Notamment dans le cas des électrons en inversion forte, le calcul de la mobilité donne des valeurs sensiblement différentes selon que les électrons sont traités comme un gaz 2D ou un gaz 3D. Avec ce dernier, la mobilité est surestimée [FISCHETTI 93] [TAKAGI 96]. En forte inversion, la courbure des bandes de conduction et de valence (dans la direction perpendiculaire au transport) est telle qu elle crée un puit de potentiel triangulaire à l interface oxyde de grille/canal. Ce puit de potentiel a pour effet de confiner les porteurs dans la direction verticale et de quantifier leur énergie. Les niveaux énergétiques ainsi discrétisés, le maximum de probabilité de présence des porteurs n est plus à l interface mais à quelques 10Å, c est le darkspace (voir chapitre 1) qui, pour un transistor très court, n est plus du tout négligeable. Le champ électrique vertical (ou transverse) de grille E eff confine les porteurs près de l interface bloquant ainsi leur mouvement dans la direction verticale, et crée ainsi une couche 2D (dans le plan de conduction W*L), dont l épaisseur peut aller de 10 à 100 Å selon le champ effectif vertical E eff défini comme tel [LEE 91] [TAKAGI 94] : 102

105 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes q Eeff = ( ηninv + Ndep ) [3.7] ε Si avec N inv la densité de porteur à l inversion, N dep la densité d atomes donneurs ou accepteurs dans la zone de déplétion, ε Si la permittivité du silicium, q la charge élémentaire et η un paramètre clé permettant aux lois de mobilité des trous et des électrons de suivre les courbes universelles (voir 3.2), η =1/2 pour les électrons (100) [SABNIS 79] et η =1/3 pour les trous [SUN 80] [WATT 87] et les électrons (110) et (111) [TAKAGI 90]. Pour η =1, on obtient l expression du champ effectif de surface E S qui est utilisé dans le model de gaz 3D et à faible champ de surface. L épaisseur moyenne de la couche d inversion pour les porteurs du niveau de base de la vallée n j peut être calculée à partir de l expression suivante [LEE 91]: 11 Z = 4m q N + N 9 32 ( ε ) 2 2 j zj dep inv Si avec 1/ 3 h [3.8] m zj la masse effective des électrons de la vallée n j dans la direction de quantification, soit perpendiculaire au plan de l interface. A travers Ndep + Ninv, on peut voir que plus le champ effectif E eff sera fort, et plus Z j sera petit. Cette quantification de l énergie des porteurs en forte inversion se manifeste en particulier pour les électrons à basse température où une forte augmentation de la mobilité est obtenue grâce au repeuplement majoritaire des vallées 2 (réduction de la masse effective de conduction) et à la réduction des interactions électrons/ phonons intervallée [WELSER 94] [TAKAGI 96]. Cet aspect sera développé dans la partie Une autre caractéristique, mettant clairement en avant la nature 2D de la couche d inversion, se manifeste dans le cas des électrons, à travers le couplage entre électrons et phonons intervallée. Un traitement en gaz 3D sous-estimera ces interactions et la mobilité ainsi calculée ne sera pas en accord avec les résultats expérimentaux. Par contre, le traitement en gaz 2D permettra en particulier d augmenter ce couplage et de retomber sur les valeurs expérimentales de mobilité. La raison est simplement que le couplage des phonons intervallée avec le gaz 2D d électrons de la couche d inversion est différent (plus fort) du couplage avec les électrons d un gaz 3D (bulk). Ceci a pour origine la différence de densité d états électroniques entre un gaz 2D dans la couche d inversion et un gaz 3D dans du silicium massif (bulk) [PRICE 81]. L approche de gaz 2D permet de prendre en compte l aspect de redistribution des porteurs dans les différentes vallées en fonction du confinement quantique afin de modéliser la mobilité moyenne dans la couche d inversion. A partir du champ effectif, on remonte aux niveaux 103

106 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes d énergie dans l approximation du puit triangulaire [LEE 91] [SKOTNICKI 03], dans le cas des électrons : 1/ 3 2 2/ 3 h ji eff eff zj 4 2mzj 3π q 3 3hq 3 E = E i+ = E i+ 2m / 3 [3.9] avec E ji le niveau d énergie quantifiée n i de la vallée n j, et = h/ 2π h la constante de Planck réduite. Ensuite, à partir de E ji et de Dj la densité d états 2D, il est possible de calculer le nombre de porteurs (ici les électrons) sur chaque niveau i de la vallée j [LEE 91] : EF Eji nji = Dj ( mdj ) kbtln 1+ exp kt B [3.10] avec m dj la masse effective de densité d états 2D et k B T l énergie thermique. La mobilité moyenne de tous les porteurs de la vallée j peut s écrire ainsi : µ j τ ( n ) n q τ j q i= 0 = = m m n xj xj j Avec 1/ τ ji = Sjik k ji ji ji tous les mécanismes d interaction k, et direction parallèle au transport. Au final on a donc / vallée j. [3.11] la fréquence d interactions des porteurs du niveau i de la vallée j dues à = j j avec nj = nji j i= 0 µ nµ n m xj la masse effective des électrons de la vallée j dans la le nombre total de porteurs de la A partir de ce formalisme 2D, il est alors possible de modéliser ces mécanismes d interaction et de comparer les mobilités ainsi obtenues aux valeurs expérimentales afin de mieux comprendre les diverses dépendances de la mobilité dans la couche d inversion. Tout ceci est valable pour du transport dans les transistors conventionnels bulk mais également pour les transistors de type complètement déplétés (FD, Fully Depleted) dont le film de conduction est supérieur à 10nm. Dans ces dispositifs, la différence majeure provient du champ effectif vertical. En effet, comme on l a vu dans le chapitre 1, la charge de déplétion qui intervient directement dans l expression de E eff [3.5] est limitée par l épaisseur du film de conduction. Ainsi on a Q dep =qn B T Si avec N B la concentration en dopants dans le canal de conduction et T Si l épaisseur du canal de conduction. Par rapport au cas bulk, l amplitude de E eff sera donc réduite si le canal de conduction est mince. Le champ effectif vertical dans le canal a une importance de premier ordre dans les interactions des porteurs avec le réseau et les 104

107 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes impuretés. Ce sera l objet en partie du paragraphe 3.2. Réduire ce champ peut donc sensiblement réduire ces interactions et améliorer la mobilité. Le paragraphe 3.3 et le chapitre 4 traiteront les effets spécifiques aux transistors à films de conduction ultra minces, typiquement inférieurs à 10nm. 105

108 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes 3.2 Les principaux mécanismes d interactions (scattering) des porteurs Comme on a pu le constater au cours des pages précédentes, les phénomènes d interaction des porteurs sont incontournables. De leur compréhension dépend en grande partie notre capacité à améliorer le transport des porteurs. Moins de collisions pour un porteur lorsqu il traverse le canal signifie une vitesse moyenne supérieure et un temps de transit plus court. Le débit est donc ainsi augmenté menant à un courant Ion plus fort. Ces collisions sont en fait des mécanismes de retour à l équilibre, c'est-à-dire de relaxation, qui s opposent à une perturbation, dans notre cas, le champ électrique. Ces mécanismes de relaxation prennent un certain temps pour ramener le système à l équilibre et ce temps de relaxation est inversement proportionnel à la fréquence d interaction associée à ce mécanisme. On distingue deux sortes d interaction : élastique (sans échange d énergie) et inélastique. L effet d une interaction élastique sur un porteur est de changer la direction de son vecteur d onde, c'est-à-dire la direction de son mouvement, mais sans modifier son énergie, alors qu une interaction inélastique modifiera son vecteur d onde et son énergie. Dans les transistors MOS conventionnels (bulk) et les transistors FD, la mobilité effective à faible champ latéral µ eff, extraite expérimentalement à partir des dispositifs longs, suit un comportement classique en fonction du champ effectif vertical, E eff. Ce comportement est connu sous le nom de relation "universelle" entre la mobilité de la couche d'inversion et E eff. Elle se caractérise par le fait que sur une large gamme de température et de valeurs du champ effectif vertical, la courbe "universelle" de mobilité en fonction de E eff peut être divisée en trois composantes correspondant aux trois mécanismes d'interaction dominant les porteurs de la couche d'inversion (voir figure 3-8) : 1) Interactions coulombiennes dues: - aux charges à l'interface Si/SiO 2 et piégées dans SiO 2 - aux impuretés ionisées (dopants) 2) Interactions dues aux rugosités de l'interface Si/SiO 2 3) Interactions dues aux phonons (acoustiques et optiques) De cette manière, la mobilité effective peut être évaluée à partir de chaque composante, en utilisant la règle de Matthiessen : = + + [3.12] µ µ µ µ eff C SR PH avec µ C, la mobilité limitée par les interactions coulombiennes, µ SR, la mobilité limitée par les rugosités de surface (Surface Roughness, SR) et µ PH, la mobilité limitée par les phonons. 106

109 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes interactions coulombiennes basse interactions dues au rugosités de surface MOBILITÉ interactions dues aux phonons haute température Figure 3-8 : Représentation schématique des dépendances de la mobilité effective à faible champ latéral par rapport aux 3 principaux mécanismes d'interaction [TAKAGI 94]. Mobilité totale CHAMP EFFECTIF Eeff La figure 3-8 résume schématiquement la dépendance de la mobilité en fonction de E eff. Notons que la dépendance en E eff est équivalente à la dépendance en N inv, conformément à [3.7], lorsque l'on considère un dopage canal constant. De cette manière, les trois mécanismes interviennent chacun à leur tour lorsque le champ effectif vertical augmente. Ainsi, les interactions coulombiennes seront le mécanisme dominant d'interactions pour des E eff faibles. Pour une gamme assez large de valeurs moyennes de E eff, les interactions avec les phonons seront le facteur essentiel limitant la mobilité, alors qu'à fort champ, ce sera les interactions avec les rugosités de surface à l'interface Si/SiO 2. Quand ces particularités sont retrouvées, on parle alors de comportement "universelle" de la mobilité ou bien encore d' "universalité" de la mobilité. Le paramètre η de la relation [3.7] prend ici toute son importance car dans le cas des électrons ou des trous, E eff ainsi calculé permet de représenter la mobilité par la courbe universelle. La question peut dès lors être posée : l'universalité est-elle toujours respectée dans le cadre de transistors très courts? Nous reviendrons sur ce sujet dans le paragraphe 3.3. Les trois principaux mécanismes seront analysés en détail dans les pages suivantes. Un quatrième, moins important dans le cas d'une couche d'inversion sera juste abordé : 4) Interactions entre porteurs 107

110 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes Interactions Coulombiennes Ce type d'interaction domine le transport en faible inversion ainsi qu'à basse température. Les principaux centres d'interactions coulombiennes sont les impuretés ionisées (dopage) d'une part, et les charges à l'interface Si/SiO 2 et piégées dans le SiO 2 d'autre part Interactions avec les impuretés ionisées Les impuretés ionisées dans le canal sont la principale cause d'interaction coulombienne. Chaque dopant inséré et réparti dans le réseau silicium du canal crée un potentiel qui, localement, perturbe le potentiel cristallin moyen. Ce type d'interaction entre porteurs et impuretés ionisées est un processus élastique et sa fréquence d'interaction est proportionnelle à N B, la concentration en dopants dans le canal de conduction et à 1/ε 3/2 avec ε l'énergie du porteur [SKOTNICKI 03]. La dépendance en N B est évidente, plus il y aura d'impuretés et plus la probabilité de collision sera élevée (voir figure 3-9) : dopage canal Eeff -2 Eeff -1 Eeff -0.3 dopage canal dopage canal dopage canal a) b) Figure 3-9 : a) Mobilité des électrons de la couche d'inversion sur une surface (100), à 77 et 300K, en fonction du champ effectif pour plusieurs valeurs du dopage canal. b) Même chose pour les trous. Les dispositifs testés sont grands, L/W=200/100µm Tox=25nm [TAKAGI 94]. A 300K, le transport des électrons est dominé par les interactions avec les phonons et avec les rugosités de surface sur la presque totalité de la gamme de E eff. L'impact du dopage canal est donc moins visible. Néanmoins, lorsque l'on réduit les interactions avec les phonons comme c'est le cas à 77K, l'effet de l'augmentation du dopage canal devient clairement visible : la mobilité s'effondre dans le régime sous le seuil. L'augmentation du dopage canal augmente aussi la tension de seuil, d'où ce décalage vers les champs élevés. Pour les trous, le comportement est identique, cependant, la mobilité limitée uniquement par les interactions coulombiennes semble encore plus difficile à isoler que pour les électrons dans cette gamme de température et de champ. Les interactions avec les rugosités de surface en sont responsables, notamment à basse température. 108

111 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes Quant à la dépendance en énergie, un porteur ayant une énergie cinétique importante aura peu de probabilité d'interagir avec une impureté ionisée. La fenêtre temporelle dont il dispose pour être attiré ou repoussé, lorsqu'il passe à proximité d'un centre coulombien, sera d'autant plus réduite que sa vitesse sera élevée. Une analogie sympathique consiste à s'imaginer à vélo le long du bord de mer en plein été. Si l'on va suffisamment vite, on se concentre sur le pilotage, on évite les collisions, par contre, si le rythme est un peu plus paisible, les risques pour que le regard papillonne sont beaucoup plus grands, et là, gare à l'accident. Bien sûr, plus il y aura d'évènements perturbateurs (N B ) et plus la probabilité de collision sera forte, même à des vitesses élevées, comme le montre la figure 3-10a : a) b) dopage N S Figure 3-10 : a) Dépendance avec le dopage canal de la mobilité limitée uniquement par les interactions coulombiennes des électrons et des trous à 300K pour une densité de charge dans la couche d'inversion assez faible, donc à faible champ effectif. b) Dépendance avec la densité de charge d'inversion (Ns sur la figure=ninv dans le texte) de la mobilité limitée uniquement par les interactions coulombiennes des électrons à 300K pour plusieurs dopages canal [TAKAGI 94]. L'augmentation de température a pour effet d'augmenter la vitesse des porteurs et donc de diminuer leurs interactions avec les impuretés ionisées. Ainsi, on peut écrire pour les électrons et les trous : µ ( N, T) T/ N avec µ ion la mobilité limitée par les interactions avec les impuretés ion B B ionisées (N B =N A pour les accepteurs ou N B =N D pour les donneurs). Le transistor FDSOI se révèle particulièrement intéressant ici. En effet, avec un canal de conduction mince, le contrôle des effets canaux courts est assuré, dès lors, la contrainte sur le dopage canal peut être relâchée, on peut même travailler à dopage nul. La dépendance avec E eff est équivalente à la dépendance à N inv pour un dopage canal constant. En effet, lorsque la polarisation de grille augmente, la densité N inv de la couche d'inversion augmente aussi. Lorsque cette densité devient suffisamment importante, les niveaux d'énergie liés à ces centres coulombiens fusionnent peu à peu avec le minimum de la sous-bande la moins énergétique des porteurs et ainsi, effectivement disparaissent. Chaque porteur contenu dans le 109

112 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes gaz 2D de l'inversion est alors de moins en moins affecté par les charges et donc par les potentiels perturbateurs des impuretés ionisées jusqu'à ne plus voir ces potentiels. Ces potentiels coulombiens sont "écrantés" par la densité de porteurs dans la couche d'inversion : c'est l'effet d'écrantage (screening effect) [STERN 67]. La figure 3-10b montre la dépendance avec N inv (N inv =N S ) de la mobilité limitée par les impuretés ionisées pour plusieurs valeurs du dopage canal. La mobilité est plus ou moins proportionnelle à N inv, mais quand N inv augmente, la dépendance semble plus forte. Ainsi, à dopage canal constant, [CHAIN 97] propose pour les électrons la dépendance suivante qui semble en accord avec l'expérience sur des dispositifs un peu plus petits (L/W=28/50µm) : µ ( TE, ) TE 2 ion eff eff [3.13] Interactions avec les charges d interface et les charges piégées dans SiO 2 D autres types de centre de charge interviennent dans les interactions coulombiennes. Il s agit des charges fixes situées à l interface Si/SiO 2 (positives ou négatives) et des charges positives piégées dans l oxyde. Leurs effets deviennent particulièrement visibles à champ très faible et pour un dopage canal également faible. Figure 3-11 : Mobilité totale des électrons à 300K en fonction du champ effectif pour plusieurs valeurs de densité de porteurs injectés Ninj dans l oxyde SiO 2. Cette densité injectée dans SiO 2 par tunnel Fowler- Nordheim (FN) à partir de la couche d inversion génère une densité de charges à l interface Nint, ce qui permet de caractériser l impact sur la mobilité des charges à l interface en tant que centres coulombiens [TAKAGI 94]. Pour un dopage canal inférieur à cm -3, le comportement de la mobilité ne dépend plus de la concentration de dopants. L'effet des charges d'interface et dans l'oxyde deviennent les principales sources des interactions coulombiennes car il n'est plus dominé par celui des impuretés ionisées. Les fréquences d'interaction restent proportionnelles au nombre de charges et la vitesse des porteurs est également un élément favorable pour limiter les interactions. Sur la figure 3-11, des porteurs ont été injectés de la couche d'inversion vers l'oxyde par effet tunnel Fowler-Nordheim (FN), afin de générer des charges d'interface. Le même effet sur la mobilité que celui de la concentration de dopants dans le cas des impuretés ionisées est relevé. Néanmoins, en fonction de la température et du champ effectif, le comportement est sensiblement différent. 110

113 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes Dans le cas de la température, deux mécanismes sont en compétition. D'une part, une augmentation de la température a pour conséquence directe l'augmentation de la vitesse des porteurs, et cet effet est prépondérant dans le cas des impuretés ionisées. D'autre part, une augmentation de température entraîne en même temps une diminution de l'efficacité d'écrantage de la couche d'inversion [STERN 67]. Pour les charges à l'interface, cette réduction de l'écrantage est prépondérante. On peut donc écrire pour les trous et les électrons : 1 µ int(n int,t ) TN int avec µ int la mobilité limitée par les interactions coulombiennes avec les charges d'interface (et les charges dans l'oxyde) et N int la densité de charges d'interface. Même chose pour E eff, deux mécanismes s'opposent. D'un coté, l'effet d'écrantage est toujours présent, une augmentation d'e eff (de N inv la densité de charge d'inversion) entraîne un meilleur écrantage des potentiels coulombiens et donc une meilleure mobilité. De l'autre, les centres coulombiens étant cette fois-ci localisés à l'interface (ou près de l'interface pour les charges dans l'oxyde), l'effet d'un champ effectif vertical plus intense sera de ramener la couche d'inversion encore plus près de l'interface, d'où des fréquences d'interaction plus élevées. L'effet d'écrantage est compensé en partie, la dépendance avec E eff sera donc plus faible que dans le cas des impuretés ionisées. On a alors pour les électrons et les trous [CHAIN 97] : µ (T,E ) int eff E eff [3.14] T Cet effet est donc toujours présent en forte inversion, mais notons qu'il reste largement négligeable dans ce domaine de champ effectif élevé, qui est dominé par la rugosité de l'interface. Dans le cas particulier des transistors FD à canal mince, la question se pose quant à l influence de la deuxième interface Si canal/ SiO 2 oxyde enterré sur les interactions coulombiennes avec la couche d inversion. Cet aspect sera étudié dans la partie Interactions avec les rugosités de surface L interface entre l oxyde de grille et le canal de conduction n est jamais parfaitement plane. Bien que la qualité de l interface Si/SiO2 a nettement progressé au cours des 35 dernières années, au niveau atomique, elle présente toujours des désordres géométriques, notamment des aspérités qui perturbent directement le transport des porteurs (voir figure 3-12). Technologiquement, la rugosité peut être réduite en limitant la vitesse de croissance de l'oxyde de grille, afin de permettre à l'interface de se réarranger correctement [SUN 80], mais seulement jusqu'à un certain point. La rugosité apparaît comme une caractéristique quasi intrinsèque limitant la mobilité à fort champ, et qui peut donc avoir un rôle important pour l'augmentation du courant 111

114 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes Ion du transistor. Les paramètres (0.1 à 0.5nm) et L (~1.5nm) permettent de quantifier la rugosité. Respectivement ils représentent la hauteur statistique moyenne des aspérités (i. e. la déviation par rapport à l interface parfaitement plane) et la longueur moyenne des aspérités. Figure 3-12 : Coupe TEM à haute résolution dans le canal d'un transistor à l'interface Si/SiO 2. La qualité de l'ensemble de l'empilement semble très correcte. Néanmoins, à ce niveau de détail, quelques désordres géométriques apparaissent à l'interface. L impact du champ effectif sur ce type d'interactions est donc direct. Comme dans le cas des charges à l'interface, le transport sera d'autant plus difficile que la couche d'inversion sera proche de l'interface. L'effet d'écrantage est bien présent, mais pas prépondérant sur le précédent. Cependant pour les trous, en raison de leur vitesse plus faible comparée aux électrons, l'effet d'écrantage sera plus fort, ce qui compense en partie le rapprochement de l interface dû à E eff, on passe ainsi d une dépendance en 1/E 2 eff à 1/E eff [FISCHETTI 03]. Ainsi, pour les électrons et les trous, les figures 3-9a et 3-9b suggèrent les dépendances suivantes de la mobilité à 77K avec E eff : 1 1 µ SR ( Eeff ) pour les électrons et µ ( ) 2 SR Eeff pour les trous, avec µ SR (SR: Surface E E eff Roughness) la mobilité limitée par les rugosités de l'interface. eff L'effet de la température sur les interactions des porteurs avec les rugosités de surface est resté longtemps controversé, notamment à cause du manque de dépendance avec la température observée expérimentalement sur la mobilité à fort champ effectif [JOEN 89], alors que des travaux théoriques prédisaient le contraire [FERRY 84]. La rugosité étant jugée comme la source principale des interactions dans cette gamme de champ effectif, on a donc attribué à la température un effet nul sur ce type d'interactions. En fait, à fort champ ou en inversion forte, un autre mécanisme d'interactions ne doit pas être négligé, il s'agit des interactions avec les phonons, qui dominent également le transport à température ambiante et à fort champ. La mobilité obtenue dans ces conditions résulte donc des effets combinés de ceux deux mécanismes. Comme nous le verrons par la suite, la dépendance en température des interactions avec les phonons est opposée à celle de la rugosité. L'observation d'une mobilité à fort champ effectif, 112

115 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes quasi indépendante de la température, signifie en fait que les effets de chacun des mécanismes s'opposent et s'annulent. En baissant la température, la fréquence des interactions avec les phonons diminuera au profit des interactions avec la rugosité et globalement, la mobilité semblera insensible à la température. De la même manière que pour les autres mécanismes, la température agît sur la vitesse instantanée des porteurs. Plus ils auront d'énergie cinétique, et moins ils subiront les perturbations associées aux rugosités. Dans la littérature, les dépendances de la mobilité limitée par la rugosité de surface pour les électrons sont donc les suivantes [CHAIN 97] : µ ( T, E ) T SR eff 2 Eeff [3.15] L'expression suivante peut être prise pour les trous en estimant que la température a le même impact sur les trous que sur les électrons : µ ( T, E ) SR eff T E [3.16] eff Si l'on considère une qualité d'interface dans l'état de l'art, il n'y donc pas de levier technologique direct (comme le dopage canal pour les impuretés ionisées) permettant la réduction de l'impact de la rugosité sur la mobilité lorsque l'on est en forte inversion. On voit alors toute la valeur que peut avoir un FD En effet, à densité de charge d'inversion identique à celle d'un transistor conventionnel, le transistor de type FDSOI présentera un champ effectif vertical plus faible (Qdep limitée par TSi), et la mobilité à faible champ latérale sera ainsi améliorée pour le canal en forte inversion. Nous verrons également dans la partie 3.3 dans quelle mesure la présence de la deuxième interface impacte ce type d interactions Interactions avec les phonons Les interactions avec les phonons dominent le transport dans une large gamme de champ effectif, des champs moyens jusqu'aux plus forts. C'est un processus intrinsèque attribué aux vibrations du réseau cristallin, la température aura donc un impact très fort. Deux types de mécanisme peuvent être distingués en fonction des transitions énergétiques qui seront impulsées aux porteurs (figure 3-13) : 113

116 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes 4 4 intra ac(2) inter f(1) inter f(1) 4 inter f(1) 2 4 inter f(1) inter f(1) 4 k y 4 inter f(1) 2 4 inter f(2) inter f(1) 4 inter g(1) Figure 3-13 : Mécanismes d'interactions avec les phonons dans le cas des électrons des vallées 2 et 4. Le nombre entre parenthèse représente la dégénérescence de chaque mécanisme. Par exemple, une interaction intervallée avec des électrons d'une vallée 4 a une dégénérescence de 2, car il y a deux 2 disponibles pour l'état final. k y intra ac(1) 1) Interactions avec les phonons acoustiques intravallée : les phonons concernés ont une énergie faible et donc un petit vecteur d'onde, ils n'induisent que des transitions énergétiques internes à la vallée. Selon les règles de transitions entre porteurs et phonons dans le Si, les phonons optiques sont interdits dans ce type de transition. L'interaction avec un porteur est quasi élastique et la fréquence d'interaction est proportionnelle à ε 1/2, avec ε l'énergie du porteur. Ce type de phonons joue le rôle principal dans la relaxation des porteurs de faible énergie, typiquement dans le régime non saturé (voir 3.1) où v=µe. 2) Interactions avec les phonons intervallée, acoustiques ou optiques : les phonons mis en jeu ici ont de fortes énergies et de grands vecteurs d'onde. Les porteurs atteints subissent des transitions énergétiques d'une vallée à l'autre, par exemple d'une vallée 2 vers une 4, ou d'une 4 vers une autre 4. C'est un processus inélastique dont la fréquence est également proportionnelle à ε 1/2. Ces phonons interviennent dans la relaxation des porteurs de forte énergie, donc dans le régime de saturation. L'émission ou l'absorption de phonons optiques sera plus efficace dans la relaxation car leur fréquence d'interaction est environ 100 fois plus forte que celle des phonons acoustiques. Les fréquences des interactions avec les phonons intra et intervallée sont liées au champ effectif à travers l'épaisseur de la couche d'inversion, elle-même liée à l'extension des fonctions d'onde correspondant à chaque niveau énergétique. Plus le champ sera fort et plus celle-ci sera limitée, les interactions seront alors plus importantes. La relation suivante est ainsi largement acceptée dans la littérature pour les trous et les électrons [CHAIN 97] : µ ( T, E ) 1 [3.17] ph eff 3/ 2 1/ 3 T Eeff 114

117 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes Cette dépendance avec le champ effectif pour les électrons et les trous dans la zone de champ moyen est retrouvée sur la figure 3-9, de même que l'effet de la température. A 77K, les interactions avec les phonons sont nettement réduites mais persistent. Dans les parties 3.3 et 3.4, nous verrons que cette limitation exercée par les phonons peut être en grande partie levée par des leviers technologiques, notamment en ce qui concerne les phonons intervallée. 115

118 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes 3.3 Effets spécifiques des canaux Si ultra minces sur le transport Dans le chapitre 1, nous avons pu voir que la poursuite de la loi de Moore signifiait le passage à des transistors à canal mince sur isolant, seules architectures capables de limiter l'explosion des effets canaux courts jusqu'à des longueurs de grille très faibles. Ainsi, pour des longueurs de grille inférieures à 30nm, les canaux de conduction des transistors FDSOI devront être inférieures à 10nm. Nous nous attacherons ici à décrire les effets d'un canal de conduction ultra mince sur les propriétés du transport. En particulier, les effets de la quantification sur la répartition des porteurs et sur leur mobilité seront étudiés. Dans l'optique de transistors très petits, nous verrons également dans quelle mesure l'amélioration de la mobilité effective à faible champ conduit à une amélioration des performances du transistor Impact de l'épaisseur du canal sur la structure de bande La courbure de bande en forte inversion à l'interface (voir partie 3.1.4) mène à un confinement des porteurs par le champ effectif vertical et donc à la quantification des niveaux énergétiques. Pour une sous-bande donnée, l'énergie des niveaux est inversement proportionnelle à la masse effective des porteurs dans la direction du confinement (voir [3-9]). Ainsi, l'augmentation d'énergie due au confinement sera différente en fonction de la sous-bande concernée : forte lorsque la masse effective dans la direction du confinement sera faible et inversement. En considérant l'anisotropie des sous-bandes de conduction et de valence, le confinement quantique entraîne une séparation entre les niveaux énergétiques des différentes sous-bandes (ou levée de la dégénérescence entre les sous-bandes, voir figure 3-14). oxyde de grille 2 4 E 0 E' 0 E LH+HH 4 1/m l <1/m t 2 confinement vertical HH E 4 1/m t E E 2 1/m l E HH 1/m HHz E 1/m LHz >1/m HHz z LH E LH 1/m LHz Figure 3-14 : Structure de bande et séparation des niveaux avec le confinement en pour du Si relaxé. La figure 3-14 représente la quantification des niveaux d'énergie créée dans la couche d'inversion par le puit de potentiel à l'interface pour un transistor conventionnel (ou de type SOI si le canal est plus épais que la couche d'inversion), où rien ne limite l'extension de la couche d'inversion. Les distributions des électrons des sous-bandes 2 et 4 dans la couche d'inversion sont représentées ainsi que la discrétisation des niveaux énergétiques de chaque 116

119 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes sous-bande due au confinement. Le raisonnement est identique pour les trous. Le gain d énergie pour chaque sous-bande dépend de la masse effective perpendiculaire à l interface Si/SiO 2. Comme ces masses diffèrent d une sous-bande à l autre, il en résulte une séparation énergétique des sous-bandes. En effet, on a E 4 1/m t et E 2 1/m l avec m l >m t (voir 3.1). Une telle séparation des niveaux implique une répartition préférentielle des porteurs car les niveaux les moins hauts en énergie seront les plus peuplés. Ainsi dans du Si non contraint (relaxé), les électrons des vallées 2 seront favorisés de même que les trous lourds. Toutefois, le confinement induit par l'inversion n'est pas suffisant et à température ambiante, l'écart E entre les premiers niveaux de chaque sous-bande est de l'ordre de kt. Le confinement du à l'inversion n'aura pas d'impact sur la répartition des porteurs à température ambiante, que ce soit dans un dispositif conventionnel ou de type FD dont l'épaisseur du canal est supérieure à 10nm. L'écart E peut devenir efficace lorsque kt est diminué, c'est-à-dire en diminuant la température. La figure 3-15a montre notamment qu'en dessous de 50K, 100% des porteurs occupent les vallées 2 dans le cas d'une couche d'inversion dans du Si non contraint. La température n'a aucun effet dans le cas d'un gaz 3D d'électrons où il n'y a pas de confinement. a) b) Figure 3-15 : a) Occupation des vallées 2 en fonction de la température. Cas d'un gaz 3D d'électrons (bulk Si), d'un gaz 2D dans du Si non contraint et dans du Si contraint [TAKAGI 96]. b) Occupation des vallées de valence en fonction du champ effectif et du spin des porteurs (hh+/hh-) [FISCHETTI 03]. Sur la figure 3-15b, on peut voir que le confinement a peu d impact sur la répartition des trous à 300K et que notamment, à la différence des électrons, les trous peuplent majoritairement la bande des trous lourds même en l absence de confinement (plus de 60%). Lorsque l'épaisseur TSi du transistor FD descend sous les 10nm, l'épaisseur physique disponible pour la conduction devient inférieure à l'épaisseur de la couche d'inversion. Le confinement géométrique qui en résulte induit un écart E beaucoup plus important qui permet même à 300K de modifier la répartition des porteurs. La figure 3-16 montre comment la réduction de 117

120 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes l'épaisseur TSi du canal de conduction agit sur les énergies des sous-bandes de conduction, le mécanisme étant similaire pour les sous-bandes de valence. oxyde de grille oxyde enterré TSi>20nm 10<TSi<20nm 3<TSi<10nm TSi<3nm 4 E~kT ~kt >>kt 2 Figure 3-16 : Effet de la réduction de l épaisseur du canal de conduction sur la structure de bande, et séparation des niveaux induites par le confinement, pour du Si relaxé. Pour ce qui concerne uniquement l aspect de distribution des porteurs, trois domaines de TSi peuvent être distingués. Lorsque TSi est suffisamment épais (TSi>20nm et 20>TSi>10nm) pour ne pas gêner l extension de la couche d inversion (ou les fonctions d onde des porteurs), il n y pas de confinement supplémentaire lié à l aspect géométrique. En particulier, comme nous l avons vu dans la partie à partir de l expression [3.8], l épaisseur Z j de la couche d inversion des porteurs de la vallée j dépend de la masse effective de ces porteurs, perpendiculaire au plan de l interface Si/SiO 2, m zj. Avec m z 2 =m l et m z 4 =m t, on a alors pour les électrons : ( ) 1 3 Z Z = m m = 0.59 [3.18] 2 4 t l D après la relation ci-dessus, la couche d inversion des vallées 4 est environ deux fois plus large que celle des vallées 2. Les vallées 4 seront donc les premières affectées par la réduction de TSi. Ainsi lorsque 3<TSi<10nm, les premiers porteurs confinés par la géométrie seront les électrons des vallées 4. Les porteurs de 2 ne sont alors pas affectés dans cette gamme par la réduction du TSi et ne sont pas plus confinés, leurs niveaux d énergie restent donc inchangés. Pour les électrons de 4, ce confinement supplémentaire se superpose à celui dû à l inversion, d où une augmentation de l énergie des niveaux des vallées 4 (surtout pour TSi<5nm). Les premiers effets de la réduction de l épaisseur du canal se produisent donc sur les vallées 4, et se manifestent par l augmentation de l écart d énergie E entre les vallées 4 et 2 qui devient 118

121 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes supérieure à kt (à 300K). Une redistribution des porteurs vers les vallées 2 alors moins énergétiques en résulte, et pour TSi<5nm, E est suffisamment important, les vallées 4 deviennent donc inaccessibles énergétiquement et pratiquement la majorité des électrons peuplent a) b) Figure 3-17 : a) Energie du niveau E 0 pour les vallées 2 et 4 en fonction de l'épaisseur du canal en inversion forte. b) Occupation des vallées 2 et 4 en fonction de l épaisseur du canal en inversion forte [TAKAGI 97]. Dans le domaine TSi<3nm, c est au tour des vallées 2 d être limitées par l épaisseur du canal. L extension de la couche d inversion correspondante est bloquée par la deuxième interface Si/SiO 2 et le confinement des électrons entraîne l augmentation des niveaux énergétiques. Notons qu à ce stade, les vallées 4 sont encore plus confinées et que l augmentation de l énergie qui en découle est plus forte que celle des niveaux des 2. En conséquence, l écart d énergie E augmente encore, mais la répartition des électrons change très peu puisque tous les électrons occupent déjà 2. Les figures 3-17a et b résument la situation pour les électrons et les figures 3-18a et b pour les trous. 119

122 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes a) b) Figure 3-18 : a) Energie des premiers niveaux pour les bande de valence, trous lourds, légers, et de spinorbit en fonction de l'épaisseur du canal. b) Occupation des différentes vallées de valence en fonction de l épaisseur du canal [FISCHETTI 03] Impact de TSi sur la mobilité et les différents mécanismes d interactions Effet du peuplement majoritaire d un type de sous-bandes sur la mobilité La réduction de l épaisseur du canal permet de modifier la répartition des porteurs dans les différentes sous-bandes, et dans le cas de dimensions agressives, de transférer la quasi-totalité des porteurs dans la même sous-bande. Les répercussions sont importantes dans le cas des électrons puisque les vallées ainsi favorisées sont les 2 qui représentent le meilleur système électronique. En effet, leur masse effective de conduction est égale à la masse effective transverse (mt/m0=0.19), ce qui améliorera la mobilité, et leur masse effective dans la direction du confinement est égale à la masse longitudinale (ml/m0=0.916) impliquant comme nous l avons vu plus haut une couche d inversion très fine et donc, une meilleure capacité d inversion. Une conduction de type 100% 2 peut donc apporter de fortes augmentations du courant pour le transistor FD par rapport au conventionnel. Dans le cas des trous, nous avons vu qu avant même la présence de confinement, presque tous les trous occupent la bande des trous lourds, et le confinement va dans le même sens. En se basant uniquement sur les propriétés de masses effectives, une conduction 100% trous lourds dans un transistor FD ne doit donc pas se différencier du cas conventionnel. Cependant, la séparation énergétique entre les sous-bandes ainsi que la forte limitation de l extension des fonctions d ondes dans le cas d un canal très mince entraînent une modification des mécanismes d interactions dont nous devons tenir compte Effet de E et de la limitation de la couche d inversion sur les interactions avec les phonons 120

123 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes Pour TSi compris entre 10 et 20nm, le principal effet est la réduction de l extension des fonctions d ondes (en particulier les niveaux 4 des électrons). La conséquence directe est l augmentation des interactions intravallée porteur-phonon acoustique. En effet, la fréquence d interaction des phonons acoustiques intravallée est inversement proportionnel à Z, l épaisseur moyenne de la couche d inversion. On a donc : µ ph ac Z, avec µ ph ac la mobilité effective limitée par les phonons acoustiques intravallée. On observe donc une réduction de la mobilité totale lorsque TSi est réduit de 20 à 10nm (figures 3-19a et b). a) b) Figure 3-19 : a) Mobilités calculées pour chaque sous-bande et mobilité totale en fonction de l'épaisseur du canal pour les électrons. On observe une remontée de la mobilité pour 3<TSi<5nm [TAKAGI 97]. b) Calculs de la mobilité totale, de la mobilité limitée par les phonons, et de la mobilité limitée par la rugosité de surface pour les trous en fonction de l épaisseur du canal à 300K pour une densité de porteurs Ninv= cm -2. La mobilité limitée par les phonons remonte pour 2<TSi<3nm [FISCHETTI 03]. Dans le cas des électrons, cette réduction de mobilité continue jusqu à ce que le confinement ( E) soit suffisant pour transférer la quasi-totalité des porteurs vers 2. En parallèle, les valeurs atteintes de E deviennent supérieures à l énergie des phonons intervallée acoustiques et même optiques (~60meV). Les interactions avec les phonons intervallée sont donc fortement réduites voire supprimées, ce qui contribue à l augmentation de mobilité observée entre 5 et 3nm (voir figure 3-19a). Notons que cette suppression des phonons intervallée est visible sur la mobilité totale pour les électrons, alors que pour les trous, la mobilité totale ne semble pas impactée malgré la suppression des phonons intervallée (augmentation de la mobilité limitée par les phonons) (figure 3-19b). Pour TSi<3nm, tous les électrons occupent déjà les sous-bandes 2, de même que les interactions avec les phonons intervallée sont quasiment totalement supprimés. La réduction de TSi dans cette gamme n agit plus que sur le confinement, tel qu il atteint désormais les porteurs des 2. C est la limitation de l extension des fonctions d ondes associées qui va augmenter 121

124 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes dramatiquement les interactions avec les phonons intravallée, d où la forte chute de mobilité qui suit (figure 3-19a). Ce comportement a été observé expérimentalement par [UCHIDA 02], notamment l effet remarquable de remontée de la mobilité entre 5 et 3nm. Cependant, cette remontée n a été observée que dans un domaine restreint de champ effectif (figure 3-20a). Si l on compare les figures 3-20a et 3-19a, l amplitude de la remontée expérimentale est loin de celle attendue théoriquement. Le facteur technologique serait une explication, en effet, les variations locales d épaisseur du canal deviennent critiques pour des épaisseurs aussi fines et gênent le transport. Ceci est directement lié à la rugosité des interfaces (voir ). a) b) Figure 3-20 : a) Mobilité expérimentale des électrons en fonction de l épaisseur de canal, à 300K et pour Eeff=0.3 MV/cm. La remontée prévue théoriquement est observée expérimentalement [UCHIDA 02]. b) Mobilités totales calculées pour les trous sur une surface (001) en fonction de la densité de charge d inversion et selon plusieurs directions de conduction, pour le transistor conventionnel, et pour un FD avec TSi=4nm [FISCHETTI 03]. Le même comportement est attendu pour les trous, mais n a, jusque là, été observée expérimentalement que sur une surface (110) [TSUTSUI 05] et pas sur (001) plus communément utilisée. Néanmoins, d après la théorie, cette remontée pourrait se produire pour des densités d inversion plus importantes. [FISCHETTI 03] montre ainsi que la mobilité des trous dans un canal de 4nm d épaisseur s améliore seulement à partir de la très forte inversion (~10 13 cm -2 ) (voir figure 3-20b) Effet du rapprochement de l interface canal/oxyde enterré sur les interactions coulombiennes La principale caractéristique d un dispositif FD est d'offrir un canal de conduction mince pris entre deux interfaces Si/SiO 2. Bien que la couche d inversion soit principalement localisée à l interface supérieure avec la grille, il est toutefois pertinent d étudier si cette interface inférieure avec l oxyde enterré (BOX, Buried Oxide) modifie les interactions coulombiennes des porteurs. En effet, ce type d interaction domine en général à faible champ et donc en faible inversion. 122

125 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes Dans cette configuration, les porteurs ne sont plus aussi localisés et le profil s étale dans l épaisseur du film. En conséquence, lorsque le canal sera inférieur à 20nm, l action des charges fixes situées à l interface inférieure avec l oxyde enterré ne sera pas négligeable. a) b) Figure 3-21 : Mobilités expérimentales des électrons à 300K en fonction du champ effectif pour plusieurs épaisseurs de films de conduction, dopage canal N B = cm -3. a) Beaucoup de charges sur la 2 e interface Nint2a= cm -2.eV -1. b) Peu de charges Nint2b= cm -2.eV -1 [KOGA 2002]. L'influence de cette interface sur la mobilité de la couche d'inversion (à l'interface canal/oxyde de grille) apparaît sur les figures 3-21a et b où l'effet des impuretés ionisées (N B = cm -3 ) peut être négligé, les seuls centres coulombiens sont donc les charges aux interfaces (Nint) [KOGA 2002]. SIMOX 1 (figure 3-21a) correspond à des plaques SOI dont la qualité de l oxyde enterré est mauvaise, c'est-à-dire la densité de charges à l interface inférieure, Nint2, est dix fois supérieure à celle de l interface supérieure avec la grille, Nint1. Pour SIMOX2 (figure 3-21b), on a une bonne qualité avec Nint2=Nint1. Pour TSi supérieur à 30nm, la mobilité suit la loi universelle quelque soit le type de plaque. Mais pour SIMOX1 (Nint2=10Nint1), lorsque TSi=20nm, la mobilité est fortement réduite à faible champ alors que son équivalent SIMOX2 (Nint2=Nint1) reste identique à la mobilité universelle. Cette réduction se produit à faible champ, ce qui implique les interactions coulombiennes avec les charges d'interface. Il sera donc nécessaire de soigner autant la qualité de l'interface supérieure que celle avec l'oxyde enterré lorsque l'on devra travailler avec des épaisseurs de canal réduites Impact de la deuxième interface sur les interactions globales avec les rugosités de surface Ce mécanisme d interaction est très important pour les dispositifs conventionnels car il limite en grande partie la mobilité des porteurs en forte inversion. En conséquence, pour des dispositifs présentant deux interfaces Si/SiO 2 comme c est le cas pour les transistors FD, il est logique de penser que ce mécanisme sera encore plus pénalisant. En fait, [GAMIZ 99] montre que l effet de l interface avec l oxyde enterré est négligeable. En effet, en forte inversion, les porteurs sont localisés à l interface supérieure avec la grille et relativement éloignés de l interface inférieure avec l oxyde enterré (BOX). C est donc l interface avec la grille qui domine 123

126 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes et ce jusque des épaisseurs de canal supérieures à 5nm. On peut donc s attendre à ce que l effet des rugosités de l interface avec le BOX s intensifie sur des canaux encore plus minces. oxyde de grille a) canal Si oxyde enterré E F Ec rugosité de surface= fluctuation de TSi= modification du confinement et donc du potentiel Figure 3-22 : a) Schéma des variations d épaisseur induites par la rugosité et leur effet sur le confinement. b) Uniformité de l épaisseur du canal nécessaire pour ne pas aggraver la mobilité [UCHIDA 02]. b) δt SOI ne doit pas dépasser cette ligne Dans cette optique, la qualité des interfaces sera essentielle car la hauteur des aspérités n est plus négligeable comparée à l épaisseur du canal. Les fluctuations d épaisseur résultant de la rugosité seront suffisamment importantes pour que localement le confinement varie et affecte le transport comme cela semble être le cas sur la figure 3-20a. Les figures 3-22a et b illustrent cet effet et montre que si l on veut espérer profiter des propriétés des films minces sans que la mobilité soit aggravée, il faut pouvoir réaliser des interfaces Si/SiO2 extrêmement bien contrôlées. Par exemple, pour un canal de 3nm, la rugosité cumulée des deux interfaces ne devra pas dépasser une couche atomique (~0.28nm), soit approximativement, =0.14nm par interface. 124

127 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes 3.4 Contraintes et déformations mécaniques dans le canal de conduction L application directe ou indirecte de contraintes mécaniques sur le canal de conduction entraîne des déformations de la maille cristalline. Ce sont ces déformations qui à leur tour modifient la structure de bande du Si. A l instar de l effet du confinement, certains types de déformation peuvent lever la dégénérescence des sous-bandes de valence et de conduction, occasionnant des transferts de populations d une sous-bande à l autre et la réduction des interactions intervallée. Les déformations sont donc un moyen supplémentaire d améliorer le transport dans le Si disponible pour le transistor conventionnel bulk, mais aussi pour le transistor FD. En outre, il existe plusieurs méthodes pour déformer le canal de conduction : directement par le substrat ou bien par les différentes étapes de fabrication du transistor. Nous décrirons donc ces mécanismes, notamment à l aide de quelques exemples Impact des contraintes sur la structure de bande et sur les masses effectives Contraintes et déformations biaxiales Pour le cas biaxial, la contrainte est appliquée également sur les deux directions cristallographiques principales et orthogonales qui constituent le plan de conduction, par exemple les directions [100] et [010] du plan (001). La contrainte peut être alors une tension ou une compression biaxiale. Les figures 3-23 et 3-23a donnent respectivement les schémas de structure des bandes de conduction et de valence dans le plan de conduction selon les différents cas de stress biaxial. tension biaxiale 4 2 compression biaxiale 2 4 Figure 3-23 : Modifications de la structure de la bande de conduction selon les différents cas de stress biaxial [VILLARET 00]. Dans le cas des électrons, le stress tensile biaxial apparaît comme la meilleure configuration par rapport au cas compressif car les sous-bandes 2 seront plus favorables énergétiquement, et donc majoritairement peuplées. La diminution d un côté de la masse effective de conductivité et de l autre, des interactions avec les phonons intervallée apporte un gain sur la mobilité (figure 3-25b). 125

128 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes compression tension bande de valence du Si relaxé tension biaxiale compression biaxiale a) b) Figure 3-24 : a) Modifications de la structure de la bande de valence dans le plan de conduction selon les différents cas de stress biaxial [VILLARET 00]. b) Modifications des masses effectives de densité d états des trous lourds (m v2) et légers (m v1) en fonction du stress représenté par a ///a 0, avec a 0 la maille du Si relaxé. Quand a ///a 0=1, il n y a pas de contraintes [FISCHETTI 96]. Le stress tensile biaxial semble également favorable à la mobilité des trous (figure 3-24). En effet la bande des trous légers (LH) est favorisée et sera donc majoritairement peuplée. Ce type de stress provoque une augmentation de la masse effective des trous légers (figure 3-24b), mais reste plus favorable que le cas relaxé. Effectivement, d une conduction en trous majoritairement lourds dans le cas relaxé, on passe à une conduction en trous majoritairement légers, dont la masse reste inférieure à celle des trous lourds dans le cas relaxé. Ceci entraînera comme pour les électrons une mobilité améliorée (figure 3-25b). Quant aux trous, le stress compressif biaxial favorise les trous lourds, ce qui, a priori, semble pénalisant. Cependant, deux arguments s opposent à ce constat : Premièrement, nous avons vu dans les parties précédentes, que pour du Si relaxé, plus de 60% des trous occupent déjà la bande des trous lourds (HH). De plus, les effets de confinement vont favoriser le peuplement de la bande HH. Donc d un point de vue de la répartition de population par rapport à un PMOS conventionnel, le cas compressif biaxial ne change pas radicalement la situation. D autre part, la séparation entre les sous-bandes de valence réduit les interactions avec les phonons intervallée. Deuxièmement, contrairement aux électrons, les masses effectives des trous sont affectées sensiblement par les déformations [FISCHETTI 96]. La courbure des bandes donne une idée des masses effectives des trous, et comme on peut le voir sur la figure 3-24b, elle évolue en fonction du type de stress appliqué. Avec un stress compressif biaxial, la masse des trous lourds est fortement réduite par rapport au cas relaxé, un gain important peut donc être attendu pour cette configuration [FISCHETTI 03]. Ce cas sera développé au cours du chapitre

129 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes Les figures 3-25a et b résument les différentes situations en fonction du stress et du confinement. confinement vertical E déformation 2 4 NMOS L W 4 2 E LH+ HH HH LH stress biaxial : égal selon L et W PMOS LH+ HH LH HH a) compression m LHz =0.20m 0 b) tension biaxiale m HHz =0.28m 0 biaxiale Figure 3-25 : Représentation schématique de la séparation des sous-bandes de conduction et de valence selon les différents cas de stress biaxial et le confinement. a) Compression biaxiale et b) tension biaxiale. Selon les cas, le confinement peut donc annuler la séparation énergétique induite par la déformation. En particulier pour la tension biaxiale, les sous-bandes LH et HH sont à nouveau mélangées (dégénérées) à cause du confinement et des masses effectives verticales (m HHz >m LHz ), d où la perte du gain en mobilité en forte inversion observée expérimentalement [RIM 02] Contraintes et déformations uniaxiales Dans le cas uniaxial, la contrainte n existe que selon une seule direction, soit une compression ou une tension uniaxiale. La direction d application de la contrainte est soit la direction de conduction L ou bien la direction perpendiculaire, c'est-à-dire dans le sens de la largeur W du transistor. Les figures 3-26 et 3-27 résument de manière schématique les quatre différentes configurations possibles pour un stress uniaxial dans le plan de conduction, pour les électrons et pour les trous. a)stress uniaxial selon L En ce qui concerne les électrons, lorsqu une tension uniaxiale (figure 3-26a) est appliquée dans la direction de conduction (selon la longueur de grille L), l énergie des vallées situées selon cette direction (les 4L) augmente. La déformation lève la dégénérescence entre les vallées 4L et le reste des vallées, à savoir les 2 et les 4W (situées selon la direction W perpendiculaire à la 127

130 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes conduction). La conséquence est que les vallées 4L, trop énergétiques, se vident de leur population. Ainsi, les électrons occupent majoritairement un système de sous-bandes 4W et 2 dont la masse effective de conductivité (m cc ) selon L est la masse effective transverse m t. La seule ombre provient des transitions énergétiques assistées par phonons entre les vallées 4W et 2 qui restent toujours possibles. Cependant, les effets du confinement en forte inversion étant plus intenses sur les 4W (m 4z <m 2z ), ils séparent alors naturellement ces deux systèmes de vallée. Cette configuration devient quasi équivalente à celle obtenue avec une tension biaxiale pour les électrons. confinement vertical déformation [001]=z 2 E 4L 2 4L 4W [100]=W 2 4W 4L [010]=L 4W 2 4W 4L E LH+ HH HH LH L W LH HH m LHz =0.26m 0 m HHz =0.21m 0 stress uniaxial selon L 1/m LHz <1/m HHz a) tension b) compression Figure 3-26 : Représentation schématique de la séparation des sous-bandes de conduction et de valence pour un stress uniaxial selon la direction de la conduction (L). a) Cas d une tension uniaxiale et b) d une compression uniaxiale. Pour la bande de valence, cette configuration en tension entraîne l augmentation d énergie de la bande LH au profit de HH (figure 3-26a). Contrairement au cas biaxial, il n y a pas, dans le plan de conduction et en l état des connaissances actuelles, de modification de la masse effective des trous en fonction d une telle contrainte. Dès lors, l augmentation de m cc dégrade les performances des PMOS dans cette configuration, ce qui est vérifié par l expérience et ce, malgré la réduction des interactions intervallée amplifiée par le confinement. Intéressons nous maintenant à la compression uniaxiale selon L (figure 3-26b). L impact sur la bande de conduction est exactement l opposé d une tension uniaxiale. En effet, la déformation induite par la compression va diminuer l énergie des vallées 4L. La situation est donc retournée, et ce sont désormais les vallées 4W et 2 qui se vident de leur population au profit des 4L. Ce système est alors nettement moins avantageux que le précédent puisque m cc est égale à la masse effective longitudinale m l. C est donc le pire cas possible pour le transport des électrons même si, le confinement atténue ces dégradations en redistribuant en partie la population dans les différentes sous-bandes. 128

131 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes Pour les trous, la compression est beaucoup plus intéressante puisque la bande LH sera majoritairement peuplée. La réduction de m cc qui en résulte doit donc fortement améliorer la mobilité des trous. Cependant, dans toutes les configurations de stress rencontrées jusque là, le confinement agit toujours de la même manière sur les trous lourds et légers. En d autres termes, les masses effectives verticales des trous lourds et légers (m HHz et m LHz ) directement mises en jeu dans le confinement sont restées qualitativement les mêmes, à savoir m HHz >m LHz. Par conséquent, dans tous les cas précédents, l effet du confinement est plus fort sur les trous légers que sur les lourds. S il en était de même ici, le gain obtenu par la déformation compressive uniaxiale serait réduit ou annulé par le confinement en forte inversion, comme cela est le cas pour les PMOS en tension biaxiale. Or, les récentes réalisations pratiques de PMOS en compression uniaxiale selon L ([THOMPSON 02]) montrent au contraire que le gain est maintenu en très forte inversion. Ce résultat suggère donc ici un comportement différent du confinement sur les trous légers et lourds. [THOMPSON 04] a récemment fourni l explication de ce comportement en calculant les masses effectives verticales des trous qui se trouvent être altérées. Plus précisément, comme indiqué sur la figure 3-26b, m HHz <m LHz, les effets du confinement sont inversés : la bande des trous lourds est portée vers des énergies supérieures par le confinement, allant donc dans le sens d une plus grande séparation énergétique entre les bandes LH et HH. Le confinement quantique ne perturbe donc pas la répartition favorable des trous dans LH, ce qui fait de la compression uniaxiale selon L le cas le plus intéressant du moment pour améliorer les performances des PMOS. b)stress uniaxial selon W La tension selon W agit exactement sur la bande de conduction comme précédemment selon L, excepté que ce sont les vallées 4W et non les 4L qui voient leur énergie augmenter. La population d électrons se répartit alors entre les 4L et les 2 ce qui entraîne une légère augmentation de m cc par rapport au cas relaxé. Ce système devient intéressant grâce au confinement qui sépare les 2 des 4L, par conséquent, les interactions intervallée sont réduites et m cc =m t. Pour les trous, la tension selon W favorise LH mais le confinement annule la séparation énergétique à fort champ effectif (figure 3-27a). Sous une compression selon W, pour les électrons, les 4W sont majoritairement peuplées d où une réduction des interactions et m cc =m t. Toutefois, le confinement annule une fois de plus la séparation des sous-bandes et redistribue les porteurs. Ainsi les gains obtenus sur m cc et sur les interactions intervallée sont annulés et la situation se rapproche du cas relaxé. Dans la bande de valence, HH est la plus accessible énergétiquement. La diminution de m cc dégrade alors les performances, conformément à ce qui est observé expérimentalement. Il ne semble donc pas que les masses effectives dans le plan de conduction, ou perpendiculaires à ce plan (mhhz et mlhz), soient modifiées par ce stress, la situation correspond alors à celle décrite sur la figure 3-27b. 129

132 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes confinement vertical déformation [001]=z 2 E 4W 2 4L 4L 4W [100]=W 2 4W 4L [010]=L 4L 2 4W E LH+ HH LH HH stress uniaxial selon W a) tension b) L HH LH 1/m LHz >1/m HHz compression Figure 3-27 : Représentation schématique de la séparation des sous-bandes de conduction et de valence pour un stress uniaxial selon la direction perpendiculaire à la conduction (W). a) Cas d une tension uniaxiale et b) d une compression uniaxiale. W Le canal en tension biaxiale: cas du Si sur substrat SiGe relaxé L obtention d un tel état de déformation dans le canal de conduction est réalisable à l aide de substrat dit SRB (Strain Relaxed Buffer). Il s agit d un substrat Si bulk sur lequel vient croître une couche de SiGe. La concentration en Ge est graduelle au départ sur plusieurs microns pour absorber la différence de paramètre de maille et éviter au possible les dislocations, puis constante ensuite, c est la couche tampon (buffer). La couche obtenue ainsi en surface est du SiGe relaxé. Le canal de conduction Si est ensuite épitaxié (TSi=20nm typiquement) par-dessus [WELSER 94]. La maille du SiGe relaxé étant plus grande que celle du Si, le canal obtenu est en tension biaxiale (figures 3-28a et b). L augmentation des performances (Ion pour Ioff constant) atteint pour les électrons 15 à 20%, et 7 à 10% pour les trous pour des longueurs de grilles de 50nm. Cette solution a été une des premières étudiées pour induire une contrainte dans le canal. Par rapport aux nouvelles méthodes dont quelques unes sont décrites par la suite, elle semble quelque peu à l abandon. En effet, un tel substrat représente un certain coût, engendre de la défectivité et de l autoéchauffement, comme sur SOI, à cause de l épaisseur de la couche de SiGe. Le rapport coût/performance semble donc à son désavantage [BŒUF 04]. De plus, la contrainte applicable peut être difficilement augmentée dans le cas du SRB car elle dépend du pourcentage de Ge, et ce dernier est restreint pour limiter les risques de dislocations [PAYET 05a]. 130

133 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes a) L b) L W canal Si SiGe relaxé canal Si SiGe relaxé Si bulk Figure 3-28 : a) Structure typique d un MOS Si en tension biaxiale obtenu à partir d un substrat SRB. b) Croissance d un film mince de Si sur du SiGe relaxé. C est la couche mince de Si qui adapte sa maille au réseau du SiGe et se retrouve ainsi en tension biaxiale Stress uniaxial selon L dans le canal de conduction Le stress uniaxial est de manière général obtenu au cours des différents procédés de fabrication du transistor, ce qui représente une solution beaucoup moins coûteuse que la modification initiale du substrat comme dans le cas du SRB Compression uniaxiale : cas des Source/Drain SiGe Ce type de stress a été réalisé sur des PMOS par [THOMPSON 02]. La source des contraintes provient des S/D. Le transistor est réalisé de manière classique sur un substrat standard. Les zones de S/D en Si sont ensuite gravées puis remplacées par du SiGe formé par épitaxie sélective. De manière schématique, le SiGe est supposé non relaxé et donc toujours comprimé à la maille du Si. Son état d équilibre serait d occuper un volume plus important, et étant situé de part et d autre du canal, le SiGe comprimerait le canal selon la direction de conduction (figure 3-29a). Près de 30% de gain sur le courant Ion sont obtenus sur ces PMOS. 131

134 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes gravure oxyde oxyde a) b) L CESL nitrure Si bulk Figure 3-29 : a) Photo TEM d un transistor PMOS à Source/Drain SiGe dont le canal est en compression uniaxiale [THOMPSON 02]. b) Dépôt d une couche de nitrure tensile pour réaliser la couche d arrêt de gravure contact. Le CESL transmet sa contrainte au canal Tension uniaxiale : cas de la couche d arrêt de gravure contact (CESL) Cette couche CESL (Contact Etch Stop Layer) permet à la gravure des contacts de s arrêter pour ne pas passer à travers le dispositif. Pour ouvrir les contacts, on utilise une gravure oxyde, le CESL étant une couche de nitrure, il ne sera pas gravé. Il faut alors changer la chimie de gravure pour ouvrir à son tour le CESL et prendre les contacts avec les S/D et la grille (figure 3-29b cidessus). Ces couches de nitrure possèdent en outre la propriété de pouvoir être déposées avec une contrainte intrinsèque. Des gains de 10 à 15% sont observés (L=40nm) sur les NMOS [BŒUF 05b]. En parallèle les résultats sont neutres ou dégradés sur les PMOS selon les publications. Lorsqu il y a dégradations, il est possible de relaxer le nitrure sélectivement sur les PMOS par implantation (de Ge en général), tout en gardant un nitrure contraint sur les NMOS. Cette technique a l avantage d être peu coûteuse car facilement intégrable, elle peut donc s appliquer également au transistor sur substrat SOI [GALLON 05]. Schématiquement, le CESL transmet sa contrainte (tension ou compression) au canal qui peut être assimilé à une contrainte uniaxiale dans le canal. Cependant, les effets sont très dépendants du design du transistor, longueur, largeur et même de la hauteur de grille [PAYET 05b]. 132

135 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes 3.5 Bilan : canal Si ultra mince sur isolant et Si contraint pour les générations futures Dans ce chapitre, nous avons décrit les différents phénomènes régissant le transport des porteurs dans le canal de conduction, principalement les interactions des porteurs, les effets de la contrainte mécanique et de la quantification. En guise de conclusion, nous tenterons d évaluer le potentiel du transistor FD (SON, SOI localisé et FDSOI) par rapport au transistor bulk à canal contraint, dans le cas de longueurs de grille autour de 10nm et moins. Quelle est l architecture ultime à simple grille qui ira le plus loin possible sur la roadmap ITRS? Finalement, le transistor FD justifie-t-il l abandon du transistor conventionnel bulk? Effets du dopage canal : nécessité du transistor FD intrinsèquement plus robuste aux effets canaux courts Avant même d arriver à des valeurs extrêmes autour de 10nm, sur les transistors bulk en développement aujourd hui, la taille de grille minimum est autour de 30 à 50nm, et les ingénieurs doivent lutter pour préserver l intégrité électrostatique de ces dispositifs afin qu ils soient le plus robustes possible face aux effets canaux courts. Pour une architecture conventionnelle, un des leviers à leur disposition est l augmentation du dopage canal grâce notamment aux "poches" et aux "halos". Si cela permet effectivement de limiter le courant de fuite I OFF, le surplus d impuretés ionisées va fortement impacter la mobilité et limiter le courant I ON. Les architectures bulk à canal contraint sur substrat massif améliorent la mobilité et le courant débité, cependant, l intégrité électrostatique doit aussi être assurée par un dopage canal non négligeable. Si la contrainte donne un degré de liberté supplémentaire en permettant de compenser la perte sur I ON pour garder un bon I OFF, dans certain cas, les limites sont atteintes. En effet, dans le cas de NMOS en tension biaxiale (SRB), la contrainte entraîne une diminution de la tension de seuil (jusqu à 200mV), du fait notamment de la réduction du gap [GOO 03], ce qui vient s ajouter aux dégradations causées par les effets canaux courts. La correction de cette chute supplémentaire de tension de seuil par l augmentation du dopage peut causer la perte quasi totale du gain apporté par la contrainte [FOSSUM 03], ce qui à terme, remet en cause la réduction continue des dimensions sur ce type de transistor. Une architecture telle que le transistor FD, intrinsèquement plus robuste aux effets canaux courts, permet de travailler avec des canaux non dopés. L intégration d une grille métallique de type mid-gap, facilitée pour les transistors FD (chapitre 1), autorise des performances remarquables [MONFRAY 02] [KRIVOKAPIC 03], et l ajout d un diélectrique de grille High K [DORIS 05] fait de cette architecture un très bon candidat Forte inversion : intérêt des canaux contraints face au bulk relaxé et au transistor FD relaxé Dans la course à la réduction des dimensions, un des objectifs principaux est l augmentation du courant débité. Pour cela, la diminution de l épaisseur de l oxyde de grille est indispensable. En 133

136 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes même temps qu elle accroît le contrôle de la grille sur le canal, elle mène à des niveaux de densités de charges en forte inversion de plus en plus importants. En conséquence, l impact du confinement quantique sur la couche d inversion sera plus prononcé et finalement, la séparation énergétique due à la quantification encore plus accentuée. Ainsi, dans du Si relaxé pour une densité de porteurs de cm -2 (valeur très élevée), l écart d énergie E, entre les vallées 2 et 4, atteint environ 100meV, soit une séparation suffisante pour que 75% des électrons soient transférés dans les vallées 2. Pour du Si en tension biaxiale, dans les mêmes conditions d inversion, E=260meV, soit 90% des électrons dans les 2 [FISCHETTI 02]. Pour finir, un canal Si relaxé de 5nm sur isolant (transistor FD) présente quant à lui plus de 80% d électrons dans les 2 pour une densité d inversion de cm -2 [TAKAGI 03]. Par conséquent, la répartition des électrons étant quasi identique pour ces trois structures (mais toujours à l avantage du stress biaxial), les masses effectives de conductivité m cc devraient être proches, seules les fréquences d interactions avec les phonons intervallée sont différentes, mais cela reste secondaire par rapport à m cc. En passant du Si relaxé au Si contraint, l amélioration de mobilité ne devrait pas excéder 30 à 10% en très forte inversion [FISCHETTI 02]. En particulier, la mobilité en forte inversion des électrons dans du Si relaxé devrait rejoindre celle du Si en tension biaxiale. Or, dans tous les résultats expérimentaux, le gain en mobilité est conservé à fort champ par rapport au cas relaxé (plus de 100% [RIM 02]). L expérience est donc en contradiction avec la théorie. On peut toutefois penser que les densités de charges d inversion (N inv ou N S ) mesurées sont surestimées et qu en fait, les niveaux nécessaires de confinement n ont pas été atteints. En effet, la méthode "split-cv" est largement utilisée pour déterminer N inv et reste très sensible aux charges d interface (ou dans l oxyde), ce qui peut mener à une surestimation de N inv. Cette question reste donc ouverte mais ce n est peut être qu une question de temps pour que l EOT diminue encore et qu on atteigne un confinement suffisant, même pour le split-cv. Pour résumer, le gain apporté par le Si contraint provient du transfert quasi-total de la population vers une sous-bande plus avantageuse en terme de masse effective et d interactions avec les phonons intervallée. Le transistor FD à canal mince parvient à la même modification en forte inversion uniquement par effet du confinement quantique. Dans le cas des électrons, l intérêt du Si contraint peut être donc remis en cause. Le gain en mobilité sera amoindri voir annulé par le dopage nécessaire pour assurer l intégrité électrostatique pour des tailles agressives. L objectif étant toujours de trouver le meilleur compromis I ON /I OFF, il faut une structure résistante aux effets parasites sans toutefois détériorer le courant I ON. L idée d allier transistor FD et canal contraint émerge donc naturellement. Pour un transistor FD de 30nm de longueur de grille (ou plus), le canal de conduction devrait faire 10nm d épaisseur (ou plus) pour le contrôle des effets canaux courts (SCE) et l EOT serait autour de 14Å. L intérêt de la contrainte est alors bien réel puisque ce serait principalement par ce biais que se produirait le transfert de population. En effet, le canal est trop épais pour 134

137 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes confiner les porteurs, et d autre part, l EOT ainsi que la tension d alimentation (Vdd) ne permettraient pas d atteindre des niveaux de confinement suffisant. La situation change pour des longueurs de grille inférieures à L=30nm. L épaisseur du canal (TSi) devra être inférieure à 10nm pour assurer l intégrité électrostatique, et donc en forte inversion, le confinement s intensifie, pour finalement produire autour de TSi=5nm (soit L~15nm) le transfert de la quasi-totalité des électrons dans les 2, et supprimer les interactions intervallée. La contrainte n apporterait donc aucune amélioration de la mobilité dans un tel système. Pour les trous, la question ne se pose pas, les effets du confinement dans du Si relaxé, peuplant majoritairement la bande HH (m HHz >m LHz ), ne peuvent qu au mieux supprimer les interactions intervallée. En fait, c est d ailleurs pour les trous que la contrainte dans un canal mince trouve tout son intérêt, à condition que la contrainte appliquée soit compressive uniaxiale selon la conduction [ZHANG 05]. Dans ce système, la bande LH est majoritairement peuplée et la contribution du confinement est dans le même sens (m HHz <m LHz ). Un tel système équipé d un canal non dopé, d une grille métallique et d un diélectrique high-k semble capable de produire l ultime PMOS avant le régime balistique Relation entre mobilité à faible champ et courant de saturation : impact de la saturation de vitesse des porteurs L effet de la contrainte est directement mesuré par la mobilité à faible champ latéral (polarisation de drain faible). Sur transistor long, une amélioration de 60% de la mobilité se traduit par un gain sur le courant de saturation I ON de quasi 60%. Le problème est que sur un transistor court, cette relation n est plus vraie. Ainsi, pour une contrainte où le gain sur I ON atteint 60% sur transistor long, la même contrainte produira un gain sur transistor court largement inférieur (figure 3-30). En effet, plus la longueur de grille chute, et plus l impact de la mobilité à faible champ sur le courant de saturation diminue. La saturation de la vitesse (Vsat) des porteurs en est le principal responsable (Vsat atteint dès Vd=0.1V pour L=50nm sur NMOS). Comme on l a vu dans la partie , ce phénomène se produit lorsque le champ latéral induit par la polarisation de drain dépasse un certain seuil, ce qui est généralement le cas dans un transistor fortement submicronique en régime passant. La vitesse moyenne des porteurs cesse alors d être proportionnelle à la mobilité [PAYET 05b]. La contrainte devra donc être toujours plus élevée pour avoir un effet conséquent sur le courant I ON. Toutefois, il faut rappeler que le gain sur la mobilité est théoriquement limité et sature pour une certaine valeur de contrainte. Actuellement, le gain maximum (80%) est déjà atteint pour les électrons, en revanche, la marge de progression pour les trous est encore importante avec un maximum théorique autour de 250% contre 100% dans la pratique. 135

138 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes 70 Gain en courant I ON (%) nmosfet pmosfet Longueur de grille (nm) Figure 3-30 : Gain sur le courant de saturation (I ON ) apporté par une contrainte tensile biaxiale en fonction de la longueur de grille (mesuré à Vg-Vth constant) [PAYET 05a]. Pour la même contrainte, l amélioration chute pour les faibles longueurs de grille, ce qui est directement lié à la saturation en vitesse des porteurs. A plus long terme, on peut donc s attendre à ce que la contrainte n apporte plus aucun gain sur I ON, à condition que la vitesse de saturation soit indépendante de la contrainte. Cette question est en cours d étude mais [FOSSUM 03] avance que l augmentation de la vitesse de saturation induite par la contrainte ne pourrait atteindre au maximum que 10% Vers le transistor MOS simple grille ultime Lorsque la longueur du canal approche le libre parcours moyen des porteurs, les porteurs ont très peu de collisions au cours de leur voyage de la source au drain. Le transport est dit sans interactions ou balistique. La notion de mobilité cesse alors d avoir du sens. Le problème se résume ainsi : faire franchir à une quantité de charges la barrière de potentiel contrôlée par la grille entre la source et l entrée du canal. Une fois injectés dans le canal, les porteurs sont entraînés par le champ électrique et collectés au drain. Le courant débité dépend alors uniquement de la densité de charge à l entrée du canal et de la vitesse initiale à laquelle elle est injectée (figure 3-31a). Les porteurs à l entrée du canal sont injectés thermiquement à partir de la source qui est considérée comme un réservoir de porteurs à l équilibre thermique. Si le transport est complètement balistique, la vitesse des porteurs à l entrée du canal atteint la limite maximum, la vitesse thermique à l équilibre V T. Le transport balistique n a pas encore été clairement observé, mais d après [FUCHS 05], un transistor bulk de 25nm de longueur de grille opèrent partiellement en balistique : 30% du courant de saturation est dû à 6% des porteurs. Le reste subit toujours des collisions et dépend donc de la mobilité à faible champ. Dans le cas d un canal ultra mince (<5nm) sur isolant, les interactions intravallée augmentées du fait du confinement ne peuvent plus être considérées comme étant du second ordre par rapport à l amélioration de m cc. Par contre, la résistance de cette architecture aux effets canaux courts lui permet de compenser en partie par une réduction des interactions coulombiennes grâce à un canal non dopé et une grille métallique mid-gap. 136

139 Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs et structure de bandes V inj Source source N inv source Drain I ON = qn inv V inj Figure 3-31 : a) Potentiel électrostatique le long du canal entre la source et le drain à forte polarisation de grille et de drain [LUNDSTRÖM 02]. b) Tension d alimentation Vdd des NMOS nécessaire pour fournir Ion/Ioff=1200/3µA/µm dans le régime balistique en fonction de l EOT (résultats simulés). Les cas du Germanium bulk et sur isolant (GOI) sont également représentés [TAKAGI 03]. Ainsi, de toutes architectures à simple grille, un tel transistor FD présente les meilleures dispositions pour observer le transport balistique expérimentalement : une longueur de grille très courte, et surtout très peu d impuretés dans le canal. Dans ce cas, on obtiendrait alors une situation quasi idéale : un contrôle suffisant des effets canaux courts et un transport sans interactions, soit le transistor ultime. Pour conclure, la figure 3-31b résume la situation actuelle. Pour une tension d alimentation Vdd et des performances I ON /I OFF fixées, le transistor FD ultra mince en régime balistique sera la structure simple grille la plus performante sur silicium. Elle permet plus que les autres de relâcher la contrainte sur l épaisseur de l oxyde de grille afin de limiter les courants de fuite. Cette figure permet également d introduire une nouvelle voie d exploration : les dispositifs à canal mince réalisé non plus dans du Si mais dans du Ge pur. Ce matériau présente l intérêt d offrir des masses effectives de conductivité très élevées, à la fois pour les électrons et les trous. Les performances peuvent ainsi être fortement améliorées et on parle alors de substrats GOI (Germanium On Insulator). De la même manière, la technologie SON permettrait d obtenir une structure telle à partir de substrats Si standard, on aurait alors du GeON (Germanium On Nothing). Ces nouvelles architectures sont potentiellement très intéressantes et de nombreux travaux de recherches démarrent dans cette perspective. 137

140 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince Au cours du premier chapitre, nous avons vu que pour la course à la densité d intégration, la simple réduction des dimensions n est plus suffisante. Il faut en plus modifier l architecture du transistor, et utiliser un canal de conduction très mince sur un isolant pour maintenir les effets canaux courts sous contrôle. Plus la grille est courte, et plus le canal doit être mince. Pour les générations technologiques les plus avancées, le canal de conduction devra être extrêmement mince et donc sujet à des effets quantiques. Le chapitre 3 abordait en partie l impact qualitatif de la quantification sur le transport des porteurs. Dans ce chapitre, nous nous attacherons à évaluer quantitativement l impact de la réduction de l épaisseur du canal sur les propriétés du transistor et plus précisément sur la tension de seuil. Tout d abord, nous verrons par quel mécanisme la quantification des niveaux d énergie modifie les propriétés du transistor, de la structure de bande à la tension de seuil en passant par la charge d inversion. Ensuite dans le but d être quantitativement prédictif, nous utiliserons deux approches différentes de simulations numériques : le modèle density gradient, intégré aux outils commerciaux ISE (DESSIS) ce qui le rend très intéressant, et Quantix, un simulateur développé au LPM et basé sur la résolution couplée des équations Schrödinger-Poisson en 2D. Cette méthode constitue la référence permettant de calculer les effets de la quantification. Au contraire, le modèle density gradient n effectue qu une approximation. Sa validité sur dispositifs conventionnels bulk n est pas à remettre en cause car il a été largement calibré, cependant, sur dispositifs SON ultra mince, cela reste à vérifier et Quantix servira de référence. La modification de la tension de seuil sera analysée en particulier, sur NMOS et PMOS, et les résultats simulés seront confrontés à une étude expérimentale sur transistors SON ainsi qu à notre compréhension sous forme d une modélisation simple. Pour finir, nous verrons comment des transistors SON ont été fabriqués de manière à transformer le canal de conduction en boîte quantique, afin de se combiner au phénomène du blocage de Coulomb pour être le siège de phénomènes monoélectroniques.

141 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince 4.1 Effets de la quantification sur un TMOS SON ultra mince Quantification des niveaux d énergie barrière de potentiel du diélectrique de grille E E5 4 continuum d'énergie E3 4 E5 2 E3 2 /E1 4 W E1 2 bande de z a) conduction b) L E 2 E 4 distance à partir de l'interface de grille Figure 4-1: a) Illustration du confinement des porteurs par le puits de potentiel pour un transistor conventionnel de type bulk et b) quantification des niveaux énergétiques lorsque la largeur du puits est de l ordre de la longueur d onde des porteurs. De manière générale dans un transistor conventionnel, la bande de conduction (ou de valence) est considérée comme un continuum d énergie. N importe quel électron pourra peupler la bande de conduction tant que son énergie sera supérieure au minimum de cette bande. Le confinement quantique a pour conséquence de discrétiser les niveaux d énergie : chaque niveau est séparé d un autre par un écart énergétique, il n y a plus de continuum d énergie en surface du semiconducteur (figures 4-1a et b) et l énergie des électrons peuplant ces niveaux est quantifiée. Cependant, dans un transistor conventionnel, le confinement induit par la courbure de bande (forte inversion) reste relativement faible et la séparation des niveaux énergétiques qu il entraîne n a quasiment aucun impact sur le transport à température ambiante. Dans le cas des transistors SON et plus généralement pour les transistors complètement déplétés, le contrôle des effets canaux courts implique la réduction de l épaisseur du canal de conduction. Pour des épaisseurs suffisamment faibles, les fonctions d ondes sont en grande partie restreintes entre l oxyde de grille et l oxyde enterré (BOX), le confinement quantique qui en résulte est donc présent quelque soit la polarisation de grille. En particulier, l augmentation de la distance entre des niveaux d énergie par la quantification peut être très significative selon l épaisseur du canal, si bien que la séparation entre niveaux devient suffisante pour mener à une redistribution de la population de porteurs. Ainsi, le bas de la bande de conduction habituellement occupé devient interdit et n est plus le minimum d énergie nécessaire à un électron pour peupler la bande de conduction. Le nouveau minimum "autorisé" pour les électrons est le premier niveau quantique (E1 2 sur la figure 4-1b) et son énergie est supérieure au bas de la bande de conduction dans le cas non quantique. En parallèle, l effet sur les trous est identique, le premier niveau quantique autorisé a une énergie supérieure au bas de la bande de valence : la valeur effective du gap du silicium est 139 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

142 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince augmentée. La conséquence directe est qu un électron ou un trou dont l énergie est inférieure à ce premier niveau quantique ne pourra peupler la bande de conduction ou de valence et ne participera pas à la conduction Modification de la condition d inversion forte Pour les transistors qui nous intéressent, la mise en conduction est obtenue par l accumulation de suffisamment de charges minoritaires à l interface oxyde de grille/canal. Lorsque la concentration de charges minoritaires à la surface devient identique à celle des charges majoritaires (dopage) dans le volume du semiconducteur, on parle alors d inversion. qφ S =2qΦ F Ec E1 4 E1 2 E I E F oxyde de inversion forte réalisée qφ F Figure 4-2: Schéma de courbure de bande pour la réalisation de l inversion forte dans un transistor NMOS conventionnel de type bulk pour une polarisation de grille Vg1.La quantification des niveaux énergétiques n est pas assez forte pour avoir une effet sur la condition d inversion forte (qφ S =2qΦ F ). L accumulation de minoritaires est produite par l effet capacitif MOS, grâce à une polarisation de grille adéquate, la condition d inversion forte est atteinte lorsque la courbure de bande est telle que, qφ S =2qΦ F avec Φ S, le potentiel de surface et Φ F le potentiel de Fermi. Ceci est valable pour les transistors conventionnels où le bas de la bande de conduction est le minimum énergétique (figure 4-2). Cependant, pour les transistors SON de type complètement déplété (FD, Fully Depleted), plus le canal de conduction sera mince, plus les effets de quantification seront forts, et plus l écart augmentera entre le bas de la bande de conduction et le premier niveau quantique autorisé. Les figures 3-3a et b illustrent cet effet. Sur la figure 4-3a, la même polarisation Vg1 utilisée pour le transistor conventionnel (figure 4-2) est appliquée sur un transistor SON ultra mince mais ne suffit pas à remplir la condition d inversion forte à cause de l écart d énergie q Φ S. Pour Vg1, la courbure de bande n est pas suffisante et le niveau de Fermi reste en dessous de E1 2. Aucun porteur ne peut donc peupler la bande de conduction. Pour corriger ceci, il faut augmenter la polarisation de grille de Φ S afin de compenser les effets de quantification. Ainsi, sur la figure 4-3b, avec la polarisation Vg2, la courbure de bande est suffisante pour peupler la bande de conduction. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 140

143 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince E1 4 TSi a) b) Ec TSi Ec E1 2 E I E I E1 4 q Φ S E1 2 E F E F oxyde de grille inversion forte non réalisée oxyde de grille Φ S inversion forte réalisée Figure 4-3: a) Schéma de courbure de bande dans un transistor NMOS de type SON ultra mince. Le confinement créé par le canal de conduction mince (TSi) entraîne un fort effet de quantification, la condition d inversion forte n est pas réalisée pour la polarisation de grille Vg1. b) Inversion forte réalisée pour la polarisation de grille Vg2=Vg1+ Φ S, Φ S étant l écart d énergie dû à la quantification. Pour résumer, dans un dispositif SON ultra mince, la condition d inversion forte est plus sévère. Ainsi, pour obtenir la même charge d inversion dans le SON ultra mince que dans un dispositif traditionnel, il faut augmenter la polarisation de grille. Autrement dit, la tension de seuil augmente Effet de l épaisseur du canal de conduction sur la charge d inversion. Comme nous l avons vu à plusieurs reprises, de l épaisseur du canal (TSi) dépend l importance des effets quantiques. Dans cette partie, nous illustrerons donc l impact de TSi sur la densité de charge dans le canal et ce pour plusieurs valeurs de polarisation de grille. La figure 4-4 représente la densité d électrons dans le canal d un NMOS. La polarisation de grille est constante et choisie de manière à être inférieure à la tension de seuil pour chaque épaisseur, ce qui correspond au régime de faible inversion. Deux épaisseurs sont représentées afin d illustrer l impact de la quantification sur la quantité de charge dans le canal. Il apparaît clairement que pour cette polarisation il y a plus de charges dans le canal de 4nm que dans celui de 1nm. La figure 4-5a illustre l effet de la réduction de l épaisseur du canal de manière plus quantitative toujours dans un régime sous le seuil. Il s agit d une coupe au milieu du canal selon l axe vertical Z, on peut donc voir la répartition des charges dans toute l épaisseur du canal. En particulier, on retrouve bien le "darkspace" dû au puits de potentiel triangulaire présent à chaque interface oxyde/silicium. 141 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

144 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince grille L=37nm densité d'électrons (cm -3 ) TSi=1nm oxyde enterré Z TSi=4nm oxyde enterré Figure 4-4: Densité d électrons dans le canal et sous le seuil pour deux épaisseurs de canal de conduction, TSi=1 & 4nm. Dans chacun des cas, la polarisation de grille est Vg=0.42V, la densité d électrons est nettement plus importante dans le canal de 4nm que dans celui de 1nm. Densité d'électrons (cm -3 ) oxyde de grille 1nm 2nm TSi=8nm 4nm TSi oxyde enterré Densité d'électrons (cm -3 ) oxyde de grille 1nm 2nm TSi=8nm 4nm TSi oxyde enterré a) Z b) Figure 4-5: a) Répartition de la densité électronique dans le canal en fonction de l épaisseur du canal, TSi=1, 2,4 & 8nm. Coupe au milieu du canal pour Vg=0.42V, soit dans un régime sous le seuil. Plus TSi diminue et plus la densité de charge s effondre. b) Même chose mais en forte inversion à Vg=0.9V, la densité de charge près de l interface avec l oxyde de grille est quasi équivalente pour tous les TSi. Z La même coupe est réalisée mais cette fois avec une polarisation de grille suffisamment élevée pour que le régime de forte inversion soit atteint pour tous les TSi (figure 4-5b). Dans ces conditions, l impact de TSi est beaucoup plus faible, l écart de densité de charge entre films minces et épais est donc plus réduit (figure 4-6). du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 142

145 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince grille L=37nm densité d'électrons (cm -3 ) TSi=1nm oxyde enterré Z TSi=4nm oxyde enterré Figure 4-6: Densité d électrons dans le canal en régime de forte inversion pour deux épaisseurs de canal de conduction, TSi=1 & 4nm. La polarisation de grille est Vg=0.9V, le régime de forte inversion est atteint dans les deux cas : la densité d électrons est maintenant quasi identique. Pour conclure, la tension de seuil est définie comme la polarisation de grille nécessaire pour atteindre l inversion forte. En conséquence, dans un dispositif SON, plus le canal de conduction sera mince, et plus la tension de seuil sera élevée. Le reste de ce chapitre est donc consacré aux différentes méthodes qui ont été abordées afin d évaluer la remontée de tension de seuil lorsque l épaisseur du canal de conduction devient extrêmement faible. 143 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

146 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince 4.2 Le modèle Density-Gradient Principe et intérêt L intérêt principal de cette méthode est d utiliser les outils commerciaux de simulation numérique. En particulier, les simulateurs ISE sont largement répandus et permettent de traiter simplement un grand nombre de simulations tout en faisant varier des paramètres (dopage, dimensions, polarisation etc.). Le logiciel DESSIS permet de simuler le fonctionnement électrique d un transistor à partir du modèle dérive-diffusion, ce qui explique sa rapidité. Les nombreux modèles physiques inclus dans DESSIS (résistance, mobilité, effet tunnel etc.) permettent d obtenir des résultats réalistes. Notamment, DESSIS permet de simuler la courbe donnant le courant collecté au drain (Id) en fonction de la polarisation de grille (Vg), c'est-à-dire la courbe Id(Vg) du transistor en question, et ce pour n importe quelle valeur de polarisation de drain. On peut ainsi extraire à partir de ces courbes toutes les caractéristiques électriques du transistor : tension de seuil, pente sous le seuil, courant débité I ON, courant de fuite I OFF etc. Le seul défaut de DESSIS gênant dans notre cas est qu étant basé sur le modèle dérive-diffusion, il ne prend pas en compte les effets quantiques. Pour contourner ce problème, un modèle intermédiaire a été utilisé. Il s agit du modèle "Density gradient". L idée est de s inspirer au maximum de l équation du transport de Boltzmann et d aboutir à un model dérive-diffusion quantique [ANCONA 87] [Barraud 01]. Ce modèle permet de simuler les effets quantiques par l intermédiaire de la densité de charge. En effet, un potentiel correcteur est introduit afin de reproduire l impact de la quantification sur la densité de charge (d où le nom "density gradient") et d obtenir ainsi une distribution de charge pseudo quantique. n E E kt Λ F C = NC exp γ h n log n ( log n) γ h Λ= + = 12m 2 6m n [4.1] [4.2] Avec n la densité de charge, Λle potentiel correcteur, m la masse des électrons, h la constante de Planck réduite ( = h/2π ) et γ un paramètre d ajustement dont on verra le rôle par la suite. Cette approche présente donc l avantage majeur de pouvoir prendre en compte les effets quantiques tout en donnant une description du transport (ce qui n est pas possible avec les approches purement quantiques comme Poisson-Schrödinger dont nous parlerons dans le prochain paragraphe). Le modèle "Density gradient" intégré dans DESSIS a de plus été calibré sur une large gamme de paramètres technologiques (dopage, épaisseur d oxyde de grille etc.) afin de valider l évaluation de effets quantiques. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 144

147 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince Evaluation avec Density gradient Dans le cadre de cette étude, la structure choisie pour les simulations est un transistor NMOS de type SON "standard" (avec rupture du canal), ceci dans un but de simplification et de rapidité de calcul par rapport à un transistor SON sans rupture de canal. Ce type de simulation permet de caractériser le fonctionnement statique (et non dynamique) d un dispositif, et de ce point de vue, les deux architectures sont semblables. Les courbes Id(Vg) obtenues ne sont donc pas modifiées, ce qui permet de généraliser l étude sur la quantification à l ensemble des architectures de type complètement déplété. Quant aux dimensions, en partant d un dispositif de longueur de grille 37nm, il faut pouvoir supprimer au maximum l impact des effets canaux courts (SCE) afin que seuls les effets de quantification soient visibles. D après les travaux de [MONFRAY 03], l épaisseur maximale du canal de conduction (TSi) permettant une bonne résistance aux SCE se situe autour du tiers de la longueur de grille. Ceci est vrai uniquement dans le cas de structures disposant en plus d un oxyde enterré (BOX) mince d une épaisseur de l ordre de 10nm. La structure simulée est donc constituée d une grille de 37nm de longueur, d un oxyde de grille de 8A, d un canal de conduction allant de 20 à 1nm, et enfin d un oxyde enterré de 10nm. De plus, pour cette longueur de grille et ce type de transistor, l option de la grille métallique doit être fortement envisagée (voir chapitre 1). Une grille métallique de type "mid-gap" (travail de sortie du métal Φ M =4.6eV) a donc été implémentée pour les simulations. source grille métal L=37nm drain canal de conduction Si 1<TSi<20nm oxyde de grille oxyde enterré Tbox=10nm X Z oxyde enterré Figure 4-7: Structure simulée et maillage requit pour que DESSIS converge avec le modèle density gradient. Le maillage doit être très resserré dans le canal et encore plus aux interfaces. La figure 4-7 illustre les caractéristiques principales de la structure simulée et notamment la densité du maillage utilisé. En effet, le modèle density gradient nécessite un maillage extrêmement resserré dans les zones potentielles de confinement dans la direction Z, c'est-à-dire dans le canal et aux deux interfaces oxyde/silicium. Le pas du maillage est alors de l ordre de l angström, voire du demi angström. Pour le simulateur DESSIS, c est une condition de convergence nécessaire qui a pour conséquence de rallonger considérablement le temps de 145 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

148 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince traitement. Il est à noter que le maillage peut être modifié de manière localisé, ainsi, il peut être relâché dans les zones moins critiques Une fois réunies toutes les conditions de convergence, on obtient à partir des simulations les caractéristiques Id(Vg) des régimes saturé (potentiel au drain Vd=0.9V) et non saturé (Vd=0.1V), cette dernière étant particulièrement utile pour extraire la tension de seuil (Vth). La méthode utilisée est celle décrite sur la figure 4-8. La tangente est calculée au point d inflexion de la courbe Id(Vg) (maximum de la transconductance Gm), et l intersection de cette droite avec l axe des abscisses correspond à la valeur Vth+Vd/2. Cette définition de la tension de seuil est celle qui sera utilisée tout au long de ce manuscrit, à la fois sur les courbes simulées et sur les courbes expérimentales. 8.90E-04 Id Gm 7.90E E E E-04 Gm Id E E E E E Vth + Vd/ Vg 1 Figure 4-8: Méthode d extraction de la tension de seuil Vth à partir de la courbe Id(Vg) du régime non saturé. Les résultats ainsi obtenus sont résumés sur les figures 4-9a et b. Comme indiqué précédemment, le dispositif dont le canal a une épaisseur de TSi=20nm ne présente pas d effet fort de confinement quantique, il sert donc de référence. Partant de la figure 4-9a, la première constatation à établir est que lorsque DESSIS est utilisé en mode density gradient, une forte remontée de la tension de seuil est provoquée par la réduction de l épaisseur du canal. Au contraire, avec DESSIS en mode classique dérive-diffusion (distribution de Boltzmann), les variations de Vth restent négligeables (~10mV). Egalement, l écart entre mode classique et mode density gradient est constant entre 7 et 20nm, et vaut approximativement 15mV, ce qui correspond aux 12Å du darkspace dans le silicium (EOT=4Å). De plus, la grille métallique "mid-gap" (travail de sortie Φ M =4.6eV) permet de travailler avec un canal non dopé (Nc=1e16cm -3 ) car de cette manière, la tension de seuil des NMOS est naturellement augmentée de 0.55V (la valeur du gap du silicium divisée par deux) par rapport au cas standard d une grille en polysilicium de type N+ (sans compter la polydéplétion présente dans ce cas). Trois domaines peuvent être distingués sur la courbe donnée par density gradient (figure 4-9a) : du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 146

149 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince Premièrement, entre TSi=20 et 7nm, les variations de Vth sont largement négligeables (<10mV) et identiques à celles données par le modèle classique. La conclusion est que les effets de quantifications n ont pas d impact sur le fonctionnement du transistor dans cette gamme d épaisseur, résultat sans surprise pour TSi>10nm, où le confinement peut être considéré de même importance que pour un dispositif bulk (voir chapitre 3), ce qui semble pouvoir être étendu ici jusqu à TSi=7nm. Le deuxième domaine est situé entre 7 et 3nm. Dans cette zone, la remontée de Vth s amorce mais reste relativement timide (~40mV) Finalement, le dernier entre 3 et 1nm, où l on peut observer une réelle explosion de la tension de seuil (~175mV). Avec density gradient, la remontée totale de Vth atteint donc 215mV lorsque TSi passe de 7 à 1nm. Le comportement dans ces deux derniers domaines sera plus précisément expliqué dans le paragraphe a) 0.75 b) L=37nm/ Nc=1e16cm -3 Vth (V) density gradient classique darkspace Vth (V) TSi=1nm density gradient classique TSi (nm) TSi=7nm L (nm) Figure 4-9: a) Vth(TSi) Tension de seuil extraite des simulations en fonction de l épaisseur TSi du canal de conduction pour une longueur de grille de 37nm et un canal non dopé (Nc=1e16cm -3 ). Comparaison des modèles classique dérive-diffusion et density gradient. b) Vth(L) Tension de seuil en fonction de la longueur de grille pour deux épaisseurs de canal, TSi=1 & 7nm et pour les deux modèles. La figure 4-9b illustre d une part l impact de l épaisseur TSi du canal sur les effets canaux courts (SCE) grâce aux courbes Vth(L) obtenues avec le modèle classique (trait pointillé noir), et d autre part, elle illustre également l impact de TSi sur les effets quantiques grâce aux courbes obtenues avec density gradient (trait plein rouge). En ce qui concerne les SCE, la tension de seuil chute (~50mV) lorsque la longueur de grille diminue de 37 à 13nm pour TSi=7nm. Cette épaisseur de canal associée à une grille de 13nm ne protège pas suffisamment le dispositif des SCE. Conformément au critère défini plus haut (4.2.2), une telle structure offrira une bonne résistance aux SCE jusqu à une taille de grille d environ 21nm (TSi x 3). Notons tout de même que cette chute de Vth reste bien contenue étant donnée la taille de grille finale, ce qui est à mettre au crédit de la finesse de l oxyde enterré de 147 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

150 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince 10nm. Finalement, avec TSi=1nm, le critère est largement respecté et la chute de Vth est quasi nulle. Avec les résultats issus de density gradient (trait plein rouge), l écart induit par les effets quantiques est net. Tout d abord, pour TSi=1nm, schématiquement, la courbe "classique" est simplement décalée fortement vers le haut. Même chose pour TSi=7nm, mais le confinement étant beaucoup moins fort, le décalage est d autant plus réduit et correspond principalement au darkspace. L approche du potentiel correcteur utilisée dans le modèle density gradient semble donc à priori capable de reproduire l effet de la quantification sur le fonctionnement du transistor. Néanmoins, cette approche reste approximative, et malgré la calibration du modèle déjà effectuée sur une large gamme de paramètres, il nous faut vérifier sa validité en ce qui concerne les dispositifs à canal de conduction ultra mince. Ce sera l objet du paragraphe suivant. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 148

151 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince 4.3 Quantix : solveur 2D par éléments finis des équations couplées Schrödinger-Poisson Principe et intérêt de la résolution couplée Schrödinger-Poisson Pour vérifier la validité du modèle density gradient et le calibrer à nouveau si nécessaire, il faut un outil capable de simuler l impact des effets quantiques non pas à l aide d un potentiel correcteur ou autres astuces permettant de corriger "artificiellement" le modèle dérive-diffusion, mais en calculant réellement les effets quantiques. En d autres termes, cet outil doit permettre de calculer la valeur des niveaux d énergie quantifiés et le nombre de porteurs sur chacun de ces niveaux Résolution couplée Schrödinger-Poisson pour un système unidimensionnel La méthode standard utilisée pour ce type de problème est basée sur la résolution couplée de l équation de Schrödinger et de l équation de Poisson. L équation de Schrödinger [4.3] est écrite ci-dessous dans le cas d un système à une dimension (1D), confiné uniquement selon z : 2 h² d Ψij(z) q Φ(z) Ψ 2 ij(z) = E ijψij(z) 2m dz z [4.3] avec m z la masse effective des porteurs minoritaires (ici les électrons) dans la direction z du confinement, Ψ ij est la fonction d onde 1D, E ij correspond au niveau énergétique discret i de la vallée j ( 2 ou 4 pour les électrons, voir chapitre 3) et Φ(z) est le potentiel électrostatique, - qφ(z)=v(z), l énergie potentielle. Pour un potentiel électrostatique Φ(z) donné, l équation de Schrödinger permet de calculer les différents niveaux d énergie et fonctions d onde associées. En effet, l équation de Schrödinger est une équation aux valeurs propres. Chacune des fonctions d onde est une solution de cette équation et la valeur propre qui lui est associée correspond au niveau d énergie. La résolution de l équation de Schrödinger s effectue successivement pour chacune des vallées. Le programme calcule d abord les valeurs propres qui nous intéressent (correspondant aux énergies les plus basses), puis il calcule les vecteurs propres correspondants : ce sont les fonctions d onde. Le nombre de valeurs propres est réajusté en cours d itération : on ne calcule que les niveaux qui contribuent de façon significative aux densités de porteurs. Connaissant E ij et sa fonction d onde Ψ ij associée, le nombre de porteurs occupant E ij peut être calculé : kt EF Eij n ij ( z ) = g jmd, j ln 1 + exp Ψ ij ( z ) ² π h² kt [4.4] 149 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

152 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince où m dj est la masse effective de densité d états 2D, g j est le facteur de dégénérescence de la vallée j et E F le niveau de Fermi. le niveau E ij. Dans le cas des électrons, on a pour les vallées 2, 2 m m m 4, d 4 t l = avec g 4=4. Ψ (z)² ij représente la probabilité de trouver des porteurs sur m = d mtm = t mt et g 2=2 et pour les Pour arriver à ce résultat, encore faut-il avoir le potentiel électrostatique Φ(z), d où l importance de l équation de Poisson 1D [4.3] ci-dessous, 2 d Φ(z) q + Q 2 { p(z) n(z) N D(z) N A(z) } dz εsi εsi = + = [4.5] avec ε Si est la constante diélectrique du silicium, p(z) et n(z) sont respectivement les densités de trous et d électrons libres, et enfin N D +(z) et N A -(z) sont respectivement les impuretés ionisées dopantes donneur et accepteurs. Q représente donc la quantité totale de charge dans le canal. Il apparaît clairement que pour calculer le potentiel électrostatique Φ(z), il nous faut la densité de porteurs dans le canal, c'est-à-dire dans le cas d un NMOS en inversion, la densité totale d électrons n(z), qui peut être obtenue en sommant tous les n ij (z) donnés par [4.4]. Le terme de résolution Schrödinger-Poisson couplée prend donc tout son sens. Les deux équations sont dépendantes l une de l autre. La méthode de résolution peut donc être la suivante : une valeur arbitraire du potentiel électrostatique Φ 1 (z) est injectée dans l équation de Schrödinger [4.3]. Les niveaux énergétiques ainsi que les fonctions d onde sont déterminés, puis la densité de porteurs n(z) à l aide de [4.4]. La densité n(z) est à son tour injectée dans le second membre de l équation de Poisson [4.5], ce qui finalement aboutit à une nouvelle valeur du potentiel électrostatique Φ 2 (z). Ceci constitue l algorithme de résolution du système. Φ2 -Φ1 >10-11 V Φ1 (arbitraire) Schrödinger Eij / Ψ ij Poisson n Φ2 Φ2 -Φ1 <10-11 V Convergence Figure 4-10: Algorithme de résolution auto-cohérente des équations couplées Schrödinger-Poisson. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 150

153 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince Si cette nouvelle valeur Φ 2 (z) diffère de Φ 1 (z) de plus de V par exemple, l algorithme recommence (nouvelle boucle ou itération) jusqu à ce que l écart soit inférieur à V entre deux itérations (voir figure 4-10). A ce moment, la convergence est atteinte, V constitue le critère de convergence et le système est dit auto-cohérent. Dans la pratique, cet méthode mène à des instabilités, un algorithme supplémentaire permet de stabiliser le système Résolution couplée Schrödinger-Poisson pour un système bidimensionnel Avec ce genre d outil, une description rigoureuse des effets quantiques est obtenue. Le prix à payer est une relative lenteur, la résolution d équation aux valeurs propres étant un processus gourmand en temps de calcul. Pour un système 1D, par exemple un empilement grille/oxyde/semiconducteur (capacité MOS), la résolution est faite sur chacun des nœuds du maillage 1D qui doit être très resserré (de l ordre de l angström) dans les zones d interface. Malgré tout, la convergence est vite atteinte parce que la structure est très simple et le nombre de nœuds reste très limité. En particulier, il n y aura pas besoin de calculer un nombre très élevé de niveaux quantiques pour avoir la quasi-totalité des charges et ainsi obtenir une bonne description du système. Dans un système bidimensionnel (2D) comme un transistor, le même principe de calcul est utilisé. Cependant, la complexité de la structure rend la tâche beaucoup plus compliquée. La convergence devient très dure à obtenir et peut prendre beaucoup de temps notamment parce qu en 2D, le nombre de nœuds du maillage explose. Seconde difficulté, les zones de source et drain constituent des réservoirs de porteurs et à ce titre, beaucoup de niveaux énergétiques leur sont associés. Le problème est qu il faut alors calculer plus de niveaux car ceux qui nous intéressent le plus (ceux du canal) peuvent être mélangés avec ceux des sources et drain (cela dépend à la fois de la polarisation de la grille et des dopages). Ainsi, même si l algorithme retenu pour calculer les valeurs propres est capable de ne calculer qu une partie du spectre (les valeurs propres les plus grandes ou les plus petites), il est quasiment impossible de lui demander de ne calculer que les valeurs propres associées au confinement dans le canal. Au final, les simulations quantiques 2D sont donc assez longues. Les équations de Schrödinger et de Poisson en 2D (x,z) sont alors respectivement les suivantes : 2 2 h² 1 d 1 d ( + ) q Φ(x,z) 2 2 Ψ ij(x,z) = E ijψij(x,z) 2 mx dx mz dz [4.6] 2 2 d Φ(x,z) d Φ(x,z) q + Q + = 2 2 { p( x,z ) n( x,z ) + N D( x,z ) N A( x,z )} = dx dz εsi εsi [4.7] Pour surmonter ces difficultés et parvenir ainsi à une description rigoureuse des effets quantiques dans un transistor, le logiciel Quantix a été utilisé. Développé au sein du Laboratoire de Physique de la Matière de l INSA de Lyon [PONCET 01], Quantix résout le 151 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

154 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince système d équations couplées en chaque point du maillage 2D (méthode d éléments finis). La convergence est obtenue en choisissant soigneusement les conditions aux limites et surtout grâce à un algorithme qui permet de stabiliser le système en n injectant pas brutalement les densités de porteurs dans l équation de Poisson. Cet aspect ne sera pas plus détaillé dans cette étude. Le seul inconvénient majeur est que Quantix ne prend pas en compte le transport des charges. En d autres termes, il donne la description rigoureuse des charges dans le canal en fonction de la polarisation de grille et en tenant compte des effets électrostatiques 2D (SCE) mais uniquement à condition de mettre une polarisation nulle au drain. Pas de polarisation entre source et drain par conséquent, les charges ne sont pas mises en mouvement et ne subissent pas d interactions. Quantix ne permet donc pas d obtenir d information sur les courants I ON ou I OFF du transistor. A la place de la courbe Id(Vg), on obtient une courbe Qinv (Vg) donnant la charge d inversion dans le canal en fonction de la polarisation de grille Evaluation avec Quantix La structure et les dimensions simulées sont exactement les mêmes que pour density gradient. Cependant, la méthode de Quantix pour construire la structure diffère de celle de density gradient (DESSIS). Quantix construit la structure en empilant les différentes couches l une après l autre (selon Z, voir figure 4-11), chaque couche occupe toute la longueur (selon X) de la structure et peut être scindée en plusieurs tranches (selon X). On démarre ainsi par la couche de l oxyde de grille, le canal de conduction et l oxyde enterré (BOX, Buried Oxide), ensuite la longueur du contact métallique sur l oxyde de grille définit la longueur de grille. La couche sous le canal est séparée en deux tranches, une pour le BOX du SON (sous la grille), et l autre pour le silicium des jonctions source et drain. La figure 4-11 est un exemple de construction de structure dans Quantix et illustre deux des principales astuces qui peuvent être utilisées pour gagner en temps de calcul. Avec la première astuce, seule la demi structure est simulée. Le transistor est coupé en deux au milieu de la grille, et de cette manière, on passe de 3000 à 1500 nœuds à calculer. Typiquement, pour chaque nœud, il y a 200 niveaux quantiques ainsi que leur population respective à calculer (sans compter le nombre d itérations nécessaires) et ce, pour une dizaine de polarisation de grille. Le gain est donc considérable. La deuxième astuce consiste à faire le calcul quantique uniquement là où il est vraiment nécessaire, c est à dire dans le canal et aux interfaces avec les oxydes. Dans Quantix, il est possible d activer ou de désactiver le calcul quantique pour chacune des couches et ceci s applique alors à l ensemble des tranches d une même couche. Concrètement, dans l exemple de la figure 4-11, le BOX est constitué de deux couches indépendantes de 5nm d épaisseur chacune. Dans la première qui est au contact du canal, le calcul dans l oxyde (1 ère tranche) est quantique pour prendre en compte la pénétration des fonctions d onde du canal dans le BOX. Par contre dans la deuxième couche du BOX, la probabilité de trouver des porteurs libres est quasi nulle, le calcul est donc classique (dérivediffusion). du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 152

155 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince grille métal L=37nm source ou drain oxyde de grille canal de conduction Si 1<TSi<8nm calcul quantique calcul classique oxyde enterré Tbox=10nm X axe de symétrie Z oxyde enterré Figure 4-11: Structure simulée et maillage requit pour que Quantix converge. Le maillage doit être très resserré dans le canal et encore plus aux interfaces. Comme indiqué précédemment, Quantix permet d obtenir une courbe Qinv(Vg) quantique mais également une courbe Qinv(Vg) dite classique calculée en parallèle du calcul quantique. Il sera donc question de Quantix en mode quantique, et de Quantix en mode classique. La méthode d extraction de Vth décrite sur la figure 4-8 est validée pour des courbes Id(Vg) à Vd=0.1V mais l équivalence avec les courbes Qinv(Vg) n est pas établie, car ces courbes sont obtenues pour Vd=0V. Ainsi, pour déterminer la méthode d extraction de la tension de seuil sur les courbes Qinv(Vg) issues de Quantix, le simulateur DESSIS en mode classique a servi de référence. La courbe Vth(TSi) est extraite à partir des Qinv(Vg) classiques par la méthode décrite sur la figure 4-8. Comme Vd=0 dans Quantix, l intersection de la tangente avec les abscisses donne directement Vth. Cette courbe est ensuite corrigée (correction identique pour tous les points) pour être comparable à celle de DESSIS en mode classique. Cette même correction est ensuite utilisée pour obtenir la courbe Vth(TSi) issues de Quantix en mode quantique. On obtient ainsi la figure 4-12 : L=37nm/ Nc=1e16cm -3 Vth (V) Quantix classique Quantix quantique DESSIS classique TSi (nm) Figure 4-12: Vth(TSi) Tension de seuil extraite des simulations quantiques (Quantix) en fonction de l épaisseur TSi du canal de conduction pour une longueur de grille de 37nm et un canal non dopé (Nc=1e16cm -3 ). Comparaison avec le modèle classique dérivediffusion (Boltzmann) simulé par DESSIS et avec Quantix. 153 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

156 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince Le comportement est identique à celui observé avec density gradient. La différence se situe au niveau de la remontée de Vth entre 3 et 1nm qui est plus forte, ici elle atteint plus de 200mV pour un total de 250mV entre 8 et 1nm. drain a) X b) Z grille canal oxyde enterré classique TSi=1 & 5nm TSi=1 & 5nm Figure 4-13: a) Densité d électrons pour TSi=1 & 5nm, pour les simulations classiques et b) pour les simulations quantiques. Pour un Vg donné en classique, le pic de densité est indépendant de TSi alors qu en quantique, la densité chute pour TSi=1nm. La figure 4-13 montre sur une demi structure la formation de la couche d inversion en fonction de TSi pour une polarisation de grille constante de 0.5V. D après la figure 4-12, cette polarisation équivaut à la tension de seuil quelque soit TSi lorsque le calcul est classique, la couche d inversion est donc formée pour les deux épaisseurs (figure 4-13a). En prenant en compte les effets quantiques, cette polarisation devient inférieure au seuil, d autant plus pour TSi=1nm. La densité de porteur est donc inférieure à celle obtenue en classique surtout pour TSi=1nm où elle s effondre (figure 4-13b). du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 154

157 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince 4.4 Discussion Comparaison de Quantix avec Density-Gradient Après avoir donné les caractéristiques et un aperçu des résultats donnés par ces deux approches, nous allons maintenant les comparer, en gardant comme principe que Quantix constitue notre référence en ce qui concerne la prise en compte des effets quantiques. De plus, il est à noter que jusque là, density gradient est utilisé avec le paramètre γ=3.6 qui est la valeur par défaut issue de la calibration initiale du modèle. La première étape consiste à analyser les résultats bruts des simulations. La figure 4-14a regroupe donc les courbes Vth(TSi) quantiques des deux approches (ronds rouges pour Quantix, carrés noirs pour density). Les courbes Vth(TSi) obtenues par le calcul classique (trait pointillé) sont également reportées pour chaque type de simulateur. Avec la méthode d extraction utilisée sur les Qinv(Vg), bien entendu les courbes classiques sont très proches, mais également les courbes quantiques (trait plein). La principale différence est que l explosion de Vth en dessous de TSi=3nm est plus forte avec Quantix. La deuxième étape consiste à donner l écart de tension de seuil entre courbe quantique et courbe classique (Vth quantique Vth classique) respectivement pour chaque simulateur, cela permet entre autre de supprimer les incertitudes quant à la méthode d extraction de Vth. Dans ce cas, la plus forte remontée de Vth avec Quantix est également confirmée (figure 4-14b). Le fait que les écarts entre les deux courbes sont très faibles ne constitue pas une preuve suffisante de la bonne calibration de density gradient, notamment à cause de la méthode d extraction de Vth qui n est valable que pour une comparaison qualitative. a) 0.8 L=37nm/ Nc=1e16cm -3 b) Vth (V) classique Quantix density TSi (nm) Vth quantique - Vth classique (V) L=37nm/ Nc=1e16cm -3 Quantix density TSi (nm) Figure 4-14: a) Comparaison brute des tensions de seuil extraites entre density gradient et Quantix. b) Comparaison des deux approches en analysant l écart de Vth entre les simulations quantiques (Quantix) ou pseudo quantiques (density) et les simulations classiques, Vth quantique Vth classique. 155 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

158 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince Pour pouvoir faire une analyse quantitative, le plus simple est d étudier uniquement la remontée de Vth se produisant lorsque l on passe d un canal de conduction épais à un canal ultra mince. Le dispositif à canal épais sert de référence car il ne présente pas plus d effets quantiques qu un dispositif bulk. Ainsi, la tension de seuil pour TSi=20nm représente la référence "canal épais" et l étude consiste à la comparer avec les tensions de seuil des films les plus minces. L évaluation de la prise en compte des effets quantiques est donc directe, et les deux approches peuvent être alors comparées quantitativement. Ceci est résumé sur la figure 4-15a où la courbe [Vth(TSi) Vth(TSi=20nm)] est tracée pour chaque approche. Au premier abord, density apparaît assez bien calibré puisque les écarts avec Quantix sont relativement faibles, en particulier pour TSi>3nm. Dans cette zone, on peut toutefois remarquer que par rapport à Quantix, ce modèle surestime légèrement la remontée de Vth. Le point négatif de cette figure est que pour TSi<3nm, la tendance est correcte mais density gradient ne semble plus capable de donner une évaluation précise. La calibration initiale (γ=3.6) faite par ISE arrive donc à ses limites. a) 0.3 b) Vth - Vth(TSi=20) (V) L=37nm/ Nc=1e16cm -3 Quantix density (γ=3.6) Vth - Vth(TSi=20) (V) L=37nm/ Nc=1e16cm -3 Quantix density γ=4.6 γ= TSi (nm) TSi (nm) Figure 4-15: a) Comparaison des deux approches en analysant la remontée de Vth en fonction de TSi en prenant TSi=20nm comme référence, Vth(TSi) Vth(TSi=20nm). Le paramètre γ du modèle density gradient est réglé sur valeur par défaut γ=3.6. b) Même chose avec γ=2.6 & 4.6. Cette calibration ne nécessite pas uniquement un seul paramètre et beaucoup de simulations doivent être faites (plans d expérience) pour trouver le bon ensemble de paramètres. Dans cette étude, un tel travail ne peut être réalisé, cependant, γ étant le paramètre principal, nous avons essayé de le modifier afin d estimer son impact et de corriger le modèle pour TSi<3nm. Deux valeurs de γ encadrant la valeur par défaut (2.6<3.6<4.6) ont été testées et comparées à la référence Quantix (figure 4-15b). La valeur γ=2.6 atténue l importance des effets quantiques, le résultat est que la remontée de Vth ainsi obtenue est extrêmement proche de celle de Quantix pour pratiquement toutes les épaisseurs de canal, excepté pour TSi<2nm. En effet pour les canaux les plus minces, la remontée de Vth devient largement insuffisante, surtout pour TSi=1nm. La deuxième valeur γ=4.6 amplifie les effets quantiques si bien que la tension de seuil est surestimée pour toutes les épaisseurs. Ce réglage de γ est donc à priori mauvais, cependant, du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 156

159 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince il est intéressant car il permet de d obtenir avec density pratiquement la même remontée de Vth que Quantix pour TSi=1nm. Pour finir, le modèle density gradient tel qu il est intégré dans les outils TCAD (ISE) avec sa calibration initiale permet donc une bonne évaluation des effets quantiques dans les dispositifs à canal de conduction mince sur isolant. De manière quantitative, il peut être utilisé sur des dispositifs dont le canal fait jusqu à 5nm d épaisseur. En particulier, les tensions de seuil obtenues sont fiables. Néanmoins, sa validité s étend difficilement en dessous de 5nm (figure 4-15a), à moins de modifier la calibration (γ=2.6), dès lors des épaisseurs de 2nm peuvent être correctement évaluées (figure 4-15b) Mécanismes de la remontée de tension de seuil et effet du dopage Sur les courbes Vth(TSi) typiquement obtenues, comme décrit dans la partie 4.2.2, il y a trois domaines. Le premier concerne TSi>8nm, où le canal est trop épais pour induire des effets de confinement, dans cette zone, le profil Vth(TSi) est plat. Ensuite la tension de seuil augmente progressivement entre 8 et 3nm, et finalement, en dessous de 3nm, la remontée de Vth devient très importante. Les deux derniers domaines résultent d un changement de forme du potentiel dans le canal de conduction. En effet, comme nous l avons vu dès le départ, les effets quantiques apparaissent tout d abord dans les dispositifs conventionnels à cause de la forme triangulaire du potentiel à l interface oxyde de grille/canal. oxyde de grille oxyde enterré TSi Ec E 1 E 1 E 1 Figure 4-16: Evolution du puits de potentiel triangulaire et de la quantification lorsque TSi est réduit. diminution de TSi Le puits de potentiel ainsi formé a une largeur de l ordre de grandeur de la longueur d onde des porteurs, ce qui mène aux effets de quantification. Dans un dispositif du type SON, on retrouve ce puits de potentiel triangulaire mais l effet de quantification est amplifié lorsque l épaisseur du canal de conduction est réduite (figure 4-16). La largeur du puits est mécaniquement définie par le canal, le puits devient donc de plus en plus étroit à mesure que TSi est réduit, et l intensité des effets quantiques augmente 157 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

160 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince graduellement. La remontée graduelle de Vth observée entre 3 et 8nm en est la conséquence. Pour rappel (équation [2.9], voir chapitre 3, partie 3.1.4), voici l expression donnant les niveaux énergétiques quantifiés dans un puits triangulaire : 1/ 3 2 2/ 3 h ji eff eff zj 4 2mzj 3π q 3 3hq 3 E = E i+ = E i+ 2m / 3 [4.8] avec E ji le niveau d énergie quantifiée n i de la vallée j et m zj la masse effective des porteurs dans la direction du confinement z, pour les électrons, m z 2 =m l =0.9m 0 et m z 4 =m t =0.1m 0. La très forte remontée de Vth en dessous de TSi=3nm est liée quant à elle au changement de forme du puits de potentiel. En effet, l épaisseur du canal est si faible que les variations du potentiel dans la direction z (perpendiculaire à l interface canal/oxyde de grillle) deviennent extrêmement limitées. a) TSi=1nm 3nm b) TSi=1nm TSi Ec potentiel (V) oxyde de grille 7nm 3nm Z (nm) L=37nm Tox=8Å T BOX =10nm Vg=0.5V Nc =1e16cm -3 =1e18cm -3 E 2 E 1 q Φ S Figure 4-17: a) Variations du potentiel électrostatique selon z dans le canal pour TSi=1, 3 & 7nm, dans le cas non dopé (10 16 cm -3 trait plein) et dopé (10 18 cm -3 trait pointillé). b) Puits de potentiel rectangulaire. La figure 4-17a obtenue avec Quantix donne les variations du potentiel pour TSi=1, 3 & 7nm, et pour deux valeurs de dopage canal, cm -3 (non dopé, trait plein) et cm -3 (dopé, trait pointillé). L effet du dopage sera abordé plus loin. Entre 7 et 3nm, les variations ne sont pas négligeables, mais en dessous de 3nm, l effet de la géométrie du canal joue selon z et limite fortement les variations, le profil est pratiquement plat si l on tient compte de l échelle. Ainsi entre 3 et 1nm, on a une transition entre un puits de potentiel triangulaire et un puits rectangulaire où le profil du potentiel selon z est plat (figure 4-17b). Dans un tel puits, l énergie des niveaux quantifiés dépend directement de l épaisseur du canal (équation [4.9], ces niveaux subissent donc une forte augmentation d énergie ce qui rend les effets du confinement beaucoup plus forts. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 158

161 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince 1 h² π²i² E =. ji 2 q 2mzjTSi [4.9] En ce qui concerne le dopage du canal (Nc), son effet habituel (et en même temps son principal intérêt) est d augmenter la tension de seuil. Sur la figure 4-17a, cela a pour conséquence d augmenter le champ effectif et donc d augmenter les variations du potentiel dans le canal. Cependant, on peut voir que ses effets semblent s essouffler lorsque TSi est réduit. En effet, si l on regarde maintenant sur la figure 4-18 qui donne les densités d électrons dans le canal (non dopé, trait plein, et dopé en trait pointillé) pour TSi=2, 3 & 7nm, l effet du dopage est plus fort sur les canaux épais que sur les minces. En particulier, l écart entre le pic de densité pour TSi=2nm, entre dopé et non dopé, est largement plus faible comparé à TSi=7 et même 3nm. Pour TSi=1nm, les courbes non dopé/dopé sont pratiquement confondues mais situées trois décades plus bas pour cause de forte quantification. densité d'électrons (m -3 ) 2.5E E E E+24 9E+23 5E+23 TSi=2nm 3nm TSi=3nm 2nm 7nm L=37nm Tox=8Å T BOX =10nm Vg=0.5V Nc= 1e16cm -3 1e18cm -3 Figure 4-18: Densités d électrons dans les cas non dopé (trait plein) et dopé (trait pointillé) pour TSi=2, 3 & 7nm. L impact du dopage s estompe lorsque les effets quantiques prennent de l ampleur (TSi=2nm). 1E Z 22.5 (nm) Le dopage canal garde donc une certaine influence uniquement sur les canaux où les effets quantiques ne dominent pas encore complètement. De plus, pour ces canaux, le dopage semble retarder l arrivée des effets quantiques lorsque TSi est réduit. Pour expliquer cet effet, la figure 4-19 donne l écart entre tension de seuil quantique et tension de seuil classique (simulations sous Quantix) pour trois valeurs de dopage canal, soit Nc=1e16, 1e18 & 1e19cm -3. Ce type de courbe permet de voir pour quel TSi arrive la remontée de tension de seuil due au confinement quantique. Pour Nc= 1e16cm -3, la remontée démarre à TSi=7nm, 5nm pour Nc=1e18cm -3, et 3nm pour Nc=1e19cm -3. Plus le dopage est élevé, et plus la remontée est repoussée à des valeurs faibles de TSi. En effet, Eeff est directement proportionnel à Nc, et plus Eeff augmente, et plus le confinement dans le puits triangulaire s intensifie (équation [4.8]), retardant ainsi la transition au puits rectangulaire. 159 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

162 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince Vth quantique Vth classique (V) L=37nm Tox=8Å T BOX =10nm Nc=1e19cm Tsi (nm) 1e18 1e16 Figure 4-19: Ecart de tension de seuil entre simulations quantiques et classiques pour plusieurs valeurs du dopage canal et en fonction de TSi. La remontée de tension de seuil est retardée par le dopage. Tous les résultats présentés jusqu à présent concernent les NMOS et les électrons mais, la masse effective m zj jouant un rôle important, on peut s attendre à quelques différences quantitatives sur le comportement des PMOS et des trous. En effet, la masse effective des trous selon la direction du confinement z (m zj ) est plus faible. Pour un PMOS, la vallée des trous lourds (HH, Heavy Holes) est majoritairement occupée et le confinement accentue cette situation (voir chapitre 3), pour ces trous, m zhh =0.296m 0, et pour les trous légers (LH, Light Holes), m zlh =0.22m 0 [PAYET 05]. Pour les électrons, avec le confinement, ce sont principalement les vallées 2 qui sont peuplées, on a donc à comparer m z 2 =0.9m 0 avec m zhh =0.296m 0. D après les équations [4-8] et [4-9], l impact du confinement sera donc plus fort sur les PMOS que sur les NMOS et la figure 4-20 confirme cette situation. En effet, les résultats donnés par Quantix indiquent une remontée de tension de seuil de l ordre de 500mV pour le PMOS lorsque TSi passe de 10 à 1nm contre environ 300mV pour le NMOS NMOS Vth Vth(TSi=10nm) (V) PMOS L=37nm Tox=8Å T BOX =10nm Figure 4-20: Remontée de tension de seuil en prenant TSi=10nm comme référence, Vth Vth(TSi=10nm) pour NMOS et PMOS. La remontée de Vth atteint près de 500mV pour les PMOS contre presque 300mV pour les NMOS TSi (nm) Résultats expérimentaux et confrontation à la littérature. La dernière étape consiste à se situer par rapport aux résultats publiés dans la littérature. Du point de vue théorique, [UCHIDA 02] prévoit lorsque TSi est réduit de 8 à 2nm une augmentation de tension de seuil de l ordre de 100mV sur NMOS, et de près du double sur du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 160

163 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince PMOS, mais le type d approche théorique utilisée n est pas précisé. Dans notre étude, Quantix prévoit une remontée de l ordre de 75mV sur NMOS et le double pour PMOS. [UCHIDA 02] comporte également une partie expérimentale avec TSi allant jusqu à 2.5nm. Les tensions de seuil expérimentales suivent les prédictions théoriques jusqu à TSi=4nm, mais en dessous, les Vth expérimentales deviennent supérieures aux prédictions. De 8 à 2.5nm, la remontée de Vth atteint dès lors environ 200mV sur NMOS et 250mV sur PMOS. Ce surplus est attribué aux variations locales de l épaisseur du canal. En effet, plus l épaisseur visée est faible et plus ces fluctuations ont un impact important en créant des potentiels perturbateurs qui gêneront les porteurs (voir chapitre 3). Dans les simulateurs, le canal est lisse et d une uniformité parfaite. Nous avons également tenté de confronter nos résultats théoriques avec la réalité. Des transistors SON (avec rupture de canal) ont donc été fabriqués. L objectif étant d obtenir de forts effets quantiques, des canaux ultra minces allant de 10 à environ 2nm d épaisseur ont pu être réalisés. La figure 4-21a est une image TEM centré sur un canal de 6.6 nm pris en tenaille par l oxyde de grille et l oxyde enterré. Dans l encadré figure également un exemple de canal ultra mince d environ 2nm. D un point de vue dimensionnel, ces transistors disposent d une grille de 50nm de longueur, d un oxyde de grille de 1.2nm et d un oxyde enterré de 40nm d épaisseur. a) b) TSi~2nm Tox=1.2nm 1.E-03 1.E-04 1.E-05 TSi~10nm VTh~-0.05V DIBL=80mV PolySi Id (A/µm) 1.E-06 1.E-07 1.E-08 1.E-09 TSi<2nm Vth~-0.45V DIBL< 20mV Vth~0.4V TSi=6.6nm oxyde enterré 1.E-10 1.E-11 Lgate=50nm 1.E Vg (V) Figure 4-21: a) Images TEM des dispositifs SON à canal ultra mince. b) Courbes Id(Vg) des dispositifs PMOS SON ultra mince, TSi=2 & 10nm. Ces dispositifs présentent une très bonne intégrité face aux effets de canal court (SCE). En particulier, le DIBL (figure 4-21b) est extrêmement faible compte tenu de la longueur de grille de 50nm. Sur PMOS, il atteint 80mV pour TSi=10nm et chute à 20mV pour TSi=2nm. Pour rappel, le DIBL d un transistor conventionnel de dimension équivalente serait autour de 120mV. Cette excellente résistance aux SCE est une signature de dispositif à canal ultra mince. Comme prévu également, les résultats électriques témoignent de la manifestation des effets de la quantification induite par l épaisseur du canal. Les courbes Id(Vg) correspondant aux transistors dont TSi vaut respectivement 2 et 10nm sont fortement décalées l une de l autre. 161 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

164 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince Ainsi, la tension de seuil pour TSi=2nm est de -0.45V, soit une très forte remontée d environ 400mV par rapport à TSi=10nm. Cette remontée expérimentale dépasse de beaucoup les prédictions théoriques, même pour les PMOS, mais comme dans le cas cité plus haut, ceci semble attribuable aux fluctuations locales de TSi. Sur l image TEM de la figure 4-21a, pour TSi=2nm, ces fluctuations sont clairement observées. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 162

165 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince 4.5 Modélisation de la remontée de tension de seuil Comme décrit au début de ce chapitre (4.1.2), les effets quantiques induisent dans la bande de valence ou de conduction un nouveau minimum énergétique qui n est plus l extremum de bande. La conséquence est donc de changer les conditions d inversion et donc la tension de seuil. Les figures 4-22a et b sont les mêmes que les figures 4-3a et 4-17b respectivement. Elles illustrent pour chaque type de puits de potentiel l énergie q Φ S nécessaire pour obtenir l inversion. En effet, en partant de la condition d inversion forte valable dans le cas sans effets quantiques, q Φ S est l énergie qu il faut ajouter pour que les niveaux quantifiés, du moins le premier, soient occupés. TSi a) b) Ec E1 4 E1 2 E I TSi Ec q Φ S oxyde de grille E F inversion forte non réalisée E 2 E 1 q Φ S Figure 4-22: a) Schéma de courbure de bande dans un transistor NMOS de type SON ultra mince. Le confinement créé par le canal de conduction mince (TSi) entraîne un fort effet de quantification, la condition d inversion forte n est pas réalisée pour la polarisation de grille Vg1. b) Inversion forte réalisée pour la polarisation de grille Vg2=Vg1+ Φ S, Φ S étant l écart d énergie dû à la quantification. C est sur ces bases très simples que la modélisation de la remontée de tension de seuil est établie. Pour modéliser la remontée de tension de seuil, nous avons utilisé le puits de potentiel rectangulaire car il correspond aux canaux les plus minces. Ainsi, partant de la tension de seuil classique, il faut ajouter le potentiel Φ S sans oublier la contribution du darkspace, soit 15 à 20mV pour l oxyde de 8Å utilisé au long de cette étude. Pour résumer : Vth(TSi mince ) quantique φ E q 1 S + darkspace = + - Vth(TSi mince ) classique = darkspace [4.10] 163 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

166 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince avec E 1 le premier niveau quantique calculé avec [4-9], on suppose de plus que 100% des porteurs occupent E 1. L objectif de ce modèle très simple n est pas d être prédictif avec une très grande précision, il faudrait pour cela le calibrer sur un grand nombre de cas différents. Son but est de donner une représentation correcte rapidement sans avoir à passer par des simulations quantiques. Le résultat apparaît sur les figures 4-23a et b. La correspondance est bonne pour TSi relativement épais. Pour ces épaisseurs, la quantification est limitée, la valeur de E 1 est faible et Φ S devient pratiquement négligeable. Les choses deviennent intéressantes pour TSi<4nm. Φ S n est plus négligeable et la remontée s amorce, cependant, que ce soit comparé à Quantix ou density, la remontée proposée par le modèle est trop importante, en particulier pour TSi=1nm. 1 a) b) 0.95 modèle Vth (V) classique Quantix TSi (nm) Vth (V) classique modèle density TSi (nm) Figure 4-23: a) Comparaison des courbes Vth(TSi) entre Quantix et le modèle. b) Même chose entre density gradient et le modèle. L explication la plus probable est que la forme analytique de puits de potentiel choisie, en l occurrence, le puits rectangulaire doit être trop extrême. En effet, ce type de puits de potentiel est plutôt attendu pour des architectures double grille. Dans le cas qui nous concerne, simple grille à canal ultra mince sur isolant, le puits de potentiel doit avoir une forme intermédiaire entre triangulaire et rectangulaire, soit trapézoïdale. Le problème avec ce type de puits est qu il n y a pas de solution analytique permettant de calculer les niveaux quantiques, seules les simulations numériques peuvent résoudre ce type problème. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 164

167 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince 4.6 Blocage de Coulomb dans les transistors SON Le blocage de Coulomb est un effet que nous avons observé à basse température sur les transistors SON [MONFRAY 03] dans des conditions bien spécifiques. Il est important de préciser que ces dernières années ont été marquées par des réalisations de nombreux nanodispositifs MOS dans lesquels les effets monoélectroniques ont été observés. Parmi les différents exemples, on peut notamment citer les analyses du blocage de Coulomb [SANQUER 00] [] sur des architectures bulk pour lesquelles le mécanisme est attribué à des fluctuations de potentiel dans le canal du transistor. Les dispositifs MOS utilisant des films minces comme canal de conduction en technologie SON voient ces effets monoélectroniques beaucoup plus marqués à 5 K [Monfray 2003] que les composants bulk. Les oscillations de Coulomb sont liées aux dimensions du canal Lg et T Si et pas seulement à des fluctuations locales de potentiel dues à des impuretés dopantes par exemple. Ces observations montrent clairement que les composants MOS à des dimensions inférieures à 50 nm possèdent un canal de conduction qui se comporte comme une boîte quantique. Ceci est d autant plus vrai dans les technologies sur films minces qui augmentent de façon significative les effets de confinement transversaux. Dans cette partie, nous présentons l analyse du blocage de Coulomb en fonction de l épaisseur de film T Si. Nous montrons ensuite comment l architecture SON permet d obtenir des transistors à blocage de Coulomb et comment ce phénomène se manifeste à travers la caractérisation électrique aussi bien sur des transistors NMOS que PMOS. Nous discuterons finalement des moyens possibles pour amplifier cet effet pour utiliser la technologie SON pour la réalisation de transistors à un électron (SET) ou à un trou (SHT) Principe du transistor à un électron Le transistor à un électron exploite le phénomène de blocage de Coulomb permettant un contrôle du transport électron par électron à travers un îlot conducteur ou semi-conducteur. Pour une explication détaillée du blocage de Coulomb, on pourra se reporter aux travaux précurseurs de [AVERIN ET LIKHAREV 86] puis aux premiers résultats expérimentaux de [FULTON ET DOLAN 87]. Le fonctionnement d un SET dans le cas d îlots métalliques et l effet du confinement quantique dans le cas d îlots de silicium est décrit de façon très complète dans la thèse de [SEE 03]. Dans le cas d électrodes et d îlots métalliques, le principe de base de ce type de composant peut être expliqué à l aide des figures 4-24a et b. La figure 4-24a représente la cas d une structure Métal / Isolant / Métal / Isolant / Métal (MIMIM). Cette structure est constituée de deux réservoirs d électrons (source et drain), et d un îlot conducteur de petite taille isolé des réservoirs par deux barrières tunnel. Le schéma électrique équivalent est également présenté. Les deux jonctions tunnel représentent une résistance tunnel et une capacité en parallèle. 165 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

168 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince a) grille électrodes b) métalliques injection source isolant condensateur drain source îlot drain îlot métallique isolant jonction tunnel grille après injection c g source R ts /C S R td /C D drain source îlot drain résistances tunnel et capacités Figure 4-24: a) SET métallique et son schéma électrique équivalent [SEE 03]. b) Concept de base du blocage de Coulomb : l injection par effet tunnel d un électron dans l îlot augmente l énergie d une quantité e²/2c. Cette augmentation d énergie bloque l arrivée de tout nouvel électron. Les transparences tunnel et les capacités Cs et Cd associées à ces deux jonctions jouent un rôle important dans le fonctionnement du SET. Dans un SET complet, il faudra également considérer la troisième électrode de grille qui permet de contrôler le potentiel de l îlot. Le couplage entre la grille et l îlot est souvent considéré comme purement capacitif et sera représenté par une capacité Cg. La figure 4-24b représente le système MIMIM lorsqu une polarisation est appliquée entre source et drain. On voit sur cette figure que si un électron est injecté dans l îlot, son énergie interne augmente d une quantité : 2 Ec= [4.11] e /2C Σ où Ec représente l énergie de charge et C Σ la capacité totale du système : C C C C = + + Σ S D g [4.12] Si les dimensions du système sont suffisamment faibles pour que Csoit de l ordre de grandeur de quelques af (10-18 F), alors l énergie de charge peut être suffisamment grande pour bloquer l arriver d un nouvel électron. En outre, le blocage de coulomb ne pourra se produire que si l énergie coulombienne de charge Ec est nettement supérieure à l énergie thermique. Cette condition imposera finalement une contrainte sur la taille de l îlot dès que l on ne se trouve pas à 0K. En résumé, plus un îlot sera petit, et présentera de faibles capacités de couplage aux électrodes, plus les effets monoélectroniques seront visibles à haute température. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 166

169 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince V g1 < V g2 < V g3 îlot source drain source îlot drain source îlot drain Figure 4-25: Effet de la polarisation de grille. A gauche, le transistor est bloqué, puis, lorsque V G augmente, il existe un domaine de tension ou le courant électron par électron est possible (milieu). Lorsque le niveau de l îlot passe au dessous du niveau de Fermi du drain, le courant est à nouveau bloqué (droite). La polarisation de grille permet de bloquer le transistor à condition que la transparence totale entre source et drain soit très élevée. C est le cas de la figure 4-25 pour Vg=Vg 1. Lorsque le potentiel de grille permet de faire passer le potentiel de l îlot sous le niveau de Fermi de la source, le courant peut passer électron par électron (Vg=Vg 2 ) jusqu à ce que le potentiel se trouve sous le niveau de Fermi du drain (Vg=Vg 3 ). Il existe donc des plages de tension Vg pour lesquelles le transistor est passant. Ces plages sont d autant plus larges que V DS est élevée. On démontre finalement que dans un SET, la caractéristique I D = f (Vg) est périodique avec une période égale à : V = e/c g [4.13] Chaque pic de courant sur la caractéristique est en fait directement lié à l augmentation de la charge moyenne dans l îlot d une charge élémentaire e. Comme précisé plus haut, la transparence tunnel joue un rôle important pour obtenir du blocage de Coulomb. La condition sur la résistance tunnel découle du principe d incertitude d Heisenberg. En effet, Si t est le temps pendant lequel un électron réside dans l îlot, la relation d incertitude entre le temps et l énergie donne : h t >> t >> E e En notant que le courant ne peut pas excéder I t et que l incertitude sur l énergie est liée à la tension : E < ev [4.16] Il vient finalement que t 2 R [4.14] = [4.15] = V I >> h e [4.17] h / e Ainsi, la résistance tunnel doit être supérieure à 26 kω ( ² ), pour que le blocage de Coulomb soit observable. 167 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

170 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince Obtention d une boîte quantique dans un transistor SON L îlot ou boîte quantique est donc un petit volume conducteur isolé par des barrières énergétiques. Dans un transistor, cette boîte doit être isolée de la source et du drain, de la grille et aussi du substrat. boîte quantique a) pas de b) recouvrement grille Gate STI jonction Si oxyde enterré BOX Figure 4-26: Structure SON à grille à notch utilisée pour ne pas avoir de recouvrement des extensions avec la grille, a) shéma et b) image TEM de la structure, L=38nm et TSi=9nm [MONFRAY 01]. Dans le cas du transistor SON, les architectures à grilles non recouvrantes assurent la formation de barrières entre la source, le drain et la zone du canal. L isolation du canal est alors obtenue grâce à l absence des extensions (LDD) sous la grille. Ceci est possible en utilisant une grille à notch [MONFRAY 01] [Bœuf 02], c'est-à-dire une grille plus courte en bas qu en haut (voir figures 4-26a et b). Dans le cas standard, les LDD recouvrent le bord de grille et sont donc sous le contrôle du champ de grille. Ainsi, lorsque le canal est en inversion, il est connecté aux source et drain par les extensions. La distance entre extension constitue la longueur de grille électrique. Avec des LDD non recouvrantes, chaque extrémité du canal n est pas contrôlée par la grille. En inversion, on se retrouve donc avec une barrière à chaque extrémité du canal (LDD /zone non recouverte/canal=n+/p/n+). La barrière créée par un isolant est considérée comme quasi infinie, mais les barrières créées par le non recouvrement ne sont pas aussi hautes. En conséquence, une charge pourra franchir ces barrières soit par effet tunnel, soit simplement par effet thermoïonique. L isolation avec la grille est naturellement assurée par l oxyde de grille, quant à l isolation avec le substrat, elle est garantie par l oxyde enterré de l architecture SON. Une simulation quantique de l architecture présentée sur la figure 4-26a est présentée sur la figure La figure 4-27a montre une vue en 3D de la bande de conduction dans ce système. La figure 4-27b représente une coupe le long du canal afin de visualiser le système à double barrière où le canal peut être considéré comme un îlot quantique. L intérêt du SON est de permettre l obtention d un canal de conduction très mince et bien contrôlé pour obtenir un volume isolé aux dimensions quantiques. Il faut bien entendu également travailler avec des longueurs de grille les plus faibles possibles. Grâce à l épaisseur du BOX relativement élevée, nous considèreront la capacité C BOX négligeable devant les autres capacités si bien que nous n en tiendrons pas compte dans les estimations de C Σ. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 168

171 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince a) Energie de la bande de b) conduction (ev) S grille canal Si 9nm D oxyde enterré 0 milieu du canal X (nm) Figure 4-27: Simulation quantique 2D sous Quantix. a) Représentation 3D de l énergie de la bande de conduction à Vg=1.5V. b) Coupe 1D d énergie selon les pointillés représentant les barrières isolant le canal des source et drain. Energie de la bande de conduction (ev) Mise en évidence du blocage de Coulomb des NMOS SON S D Dans un tel transistor, le puits de potentiel obtenu dans le canal constitue donc la boîte quantique. Comme précisé plus haut, de par la nature des barrières, en plus du passage tunnel, les électrons peuvent entrer dans la boîte quantique, et également en sortir, simplement par effet thermoïonique. En parallèle des effets de blocage de Coulomb, le courant obtenu par le franchissement thermoïonique est tel qu il noie les effets du blocage de Coulomb. Pour limiter ce courant assisté thermiquement, il faut travailler à basse température, afin que les porteurs n aient plus l énergie thermique suffisante pour franchir les barrières. De cette manière, les effets du blocage de Coulomb peuvent être visibles. Figure 4-28: Blocage de Coulomb à 10K dans un NMOS SON, TSi=9nm, L=38nm, W=250nm. a) Courbe Id(Vd) montrant le palier de Coulomb de l ordre de 0.5V. b) Zoom au-delà du palier montrant les marches de Coulomb. La caractéristique Id(Vd) de la figure 4-28 a été réalisée à T=10K pour Vg=100mV. Le dispositif NMOS SON contient un film avec Tsi=9nm, un oxyde Tox=20Å, une longueur de grille de 38 nm, et une largeur W=250nm. La figure 4-28a montre qu entre 0 et 0,5V, le système Drain- 7,0x10-9 a) Vg=100 mv b) 6,0x10-9 6,0x10-9 Vg=100 mv I DS (A) 5,0x10-9 4,0x10-9 3,0x10-9 2,0x10-9 I DS (A) 5,0x10-9 4,0x10-9 V = 50 mv I = 0.4 na 1,0x V 3,0x10-9 0,0 0,0 0,2 0,4 0,6 0,8 1,0 V DS (V) 0,55 0,60 0,65 0,70 0,75 0,80 0,85 0,90 0,9 V DS (V) 169 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

172 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince Source présente un comportement ohmique avec R DS =270MΩ. On peut donc noter que le blocage n est pas complet à T=10K et qu il faudrait descendre encore en température. Même à la plus basse température de mesure utilisée pour cette étude, il n a pas été possible de visualiser un palier de Coulomb avec une résistance infinie sous le seuil. Ce transistor présente néanmoins du blocage de Coulomb car au delà de Vd=0.5V, la conduction augmente et la résistance moyenne entre drain et source vaut 130 MΩ (la condition sur la résistance tunnel est largement satisfaite). La mise en évidence que ce seuil est bien un palier de Coulomb est donnée sur la figure 4-28b qui montre clairement une succession de marches au delà du seuil. Cette courbe en escalier avec un pas I régulier de 0.4nA et un pas V D de 45mV est donc la preuve que le transport est influencé par des effets monoélectroniques. La figure 4-29a représente des courbes Id(Vg) obtenues à 15K et pour plusieurs Vd variant de 5mV à 1V sur le même dispositif SON que précédemment. Cette courbe présente des oscillations qui résultent du blocage de Coulomb uniquement à faible Vd. Dans le cas d un MOSFET, la courbe Id(Vg) n est pas aussi simple que pour un SET car les valeurs des résistances tunnel varient de façon très importante selon que l on se trouve sous le seuil ou en forte inversion. La condition sur les résistances source/canal et canal/drain est généralement plus facile à réaliser dans la zone sous le seuil. Un autre élément fondamentalement différent par rapport au cas du SET métallique est que notre îlot est un film de silicium dans lequel un grand nombre de niveaux quantiques peuvent contribuer au mécanisme de blocage de Coulomb, mais aussi à de la résonance tunnel. Selon les dimensions (L x W x T Si ) de nos dispositifs, il peut donc y avoir soit du blocage de Coulomb, soit des effets tunnel résonants, soit les deux. a) Vd=1V b) 1E-4 I DS (A) 1E-5 1E-6 1E-7 1E-8 1E-9 1E-10 1E-11 1E-12 1E-13 1E-14 1E-15 Vd=5 mv -0,5 0,0 0,5 1,0 1,5 2,0 V GS (V) Energie de la bande de conduction (ev) Ec=40meV Vg=1V Vd=5mV Ec=25meV Vd=1V X (nm) Figure 4-29: a) Id(Vg) obtenue à 5K et à Vd=5mV. Le blocage de Coulomb se manifeste par des paliers où le courant est constant. b) Coupe 1D d énergie le long du canal pour Vd=5mV et 1V. Vd fort abaisse la barrières côté drain et met fin au confinement. La figure 4-29b explique quant à elle pourquoi la mesure doit être faite à Vd très faible, typiquement 5mV. En effet, Vd a pour effet d abaisser la barrière de potentiel coté drain, il n y a donc plus de confinement et plus de blocage de Coulomb. Malgré le non recouvrement, le dispositif se comporte normalement à Vd fort. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 170

173 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince Le tracé de la transconductance g m en fonction de Vd permet de bien mettre en évidence les oscillations de Coulomb comme le montre les figures 4-30a et b. a) 2.0E-08 TSi=9nm b) 1.6E E E-05 TSi=15nm Gm (S) 1.2E E-09 Gm(S) 1.2E E E E-06 L=38nm L=38nm 0.0E+00 W=250nm 0.0E+00 W=250nm Vd(V) Vd(V) Figure 4-30: Gm(Vd) à 5K et Vg=100mV pour a) TSi=9nm et b) TSi=15nm. La fréquence des oscillations est plus élevée pour TSi=15nm. Ces oscillations bien marquées et reproductibles ne sont pas attribuées à des impuretés dopantes réparties aléatoirement d un dispositif à l autre et peuvent être liées aux épaisseurs de films. Par exemple, pour le film de 15 nm, une période d environ 21 mv est trouvée. Nous avons utilisé la procédure décrite par [IONESCU 02] pour extraire les paramètres du MOSFET. De la période Vg, il est possible d extraire une valeur C g =7.6aF. Après avoir estimé les capacités source/canal et canal/drain à 24aF et la capacité canal/substrat à 15aF, nous évaluons la capacité totale C Σ à 75aF. Cette valeur conduit à une énergie de charge de 2.14meV. Ce dispositif avec TSi=15nm peut présenter du blocage de Coulomb jusqu à au moins 25 K. Pour le film de 9 nm, la période est quasiment deux fois plus élevée et par conséquent, la température maximale d observation du blocage de Coulomb est bien plus élevée. Nous n avons pas encore développé une méthode précise d extraction de TSi en fonction de la période des oscillations. Toutefois, compte tenu de la présence d autant plus marquée des oscillations pour les épaisseurs les plus fines, cette méthode s avère une bonne technique dans le domaine TSi<5nm pour lequel les variations d épaisseurs le long du canal peuvent avoir une forte influence sur Vth. Pour ce faire, des simulations Quantix pour différents TSi sont encore nécessaires en reportant dans un premier temps la transparence tunnel du système source/canal/drain en fonction de Vg. En effet, il n est pas encore possible d accéder directement aux caractéristique Id(Vg). Des résultats préliminaires ont montré qu il était possible de calculer cette transparence. Enfin, nous avons vérifié que le blocage de coulomb pouvait être observé sur des dispositifs PMOS. Les figures 4-31a et b montrent une caractéristique Id(Vg) ainsi que la transconductance gm(vg) pour un film TSi = 5 nm. 171 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

174 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince 2,00E-08 a) b) 3,00E-07 2,50E-07 1,50E-08 2,00E-07 Id(A) 1,00E-08 gm(s)) 1,50E-07 1,00E-07 5,00E-09 5,00E-08 0,00E+00-0,90-0,85-0,80-0,75-0,70-0,65-0,60-0,55-0,50 Vg (V) 0,00E+00-0,90-0,85-0,80-0,75-0,70-0,65-0,60-0,55-0,50 Figure 4-31: Courbe Id(Vg) et gm (Vg) à 5K montrant des effets monoélectroniques dans un PMOS SON pour L=38 nm et TSi = 5 nm. Vg (V) Conclusion Cette étude démontre la possibilité d utiliser l architecture SON comme structure de contrôle d une charge élémentaire à basse température grâce à une architecture sans recouvrement de la grille par les extensions. Le SON peut donc être envisagée comme base de recherche pour les transistors à un électron (ou un trou) (SET ou SHT), d autant plus qu un procédé CMOS standard est utilisé. D un point de vu très pratique, la mesure de la période des oscillations de Coulomb pourrait être mise à profit, après étalonnage, pour extraire l épaisseur du film T Si. Cet aspect peut être très utile pour les films les plus minces (< 5 nm). Par ailleurs, il faut bien préciser que dans des conditions opérationnelles standards (Vdd et à 300K), les spécificités du non recouvrement n empêchent pas le fonctionnement normal du transistor SON. En revanche, la résistance d accès est augmentée ce qui dégrade le courant débité. Si l on veut augmenter fortement l observation du blocage de Coulomb, on peut envisager de réduire fortement la largeur des dispositifs. Une possibilité de réaliser un véritable SET en technologie SON serait également d isoler complètement le canal des accès source et drain avec un oxyde comme le proposent les architectures SOI localisé du chapitre 2. La capacité totale C Σ s en trouve ainsi diminuée et les résistances tunnel augmentées ce qui permettrait d observer du blocage de Coulomb à température ambiante. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 172

175 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince 4.7 Bilan La miniaturisation de l architecture bulk conventionnelle fait actuellement face à de réels limitations physiques, en conséquence, les architectures à canal de conduction mince deviennent une alternative de plus en plus sérieuse et imminente. Dans ce contexte, le but principal de ce chapitre est finalement de choisir une méthode permettant d être prédictif dans l évaluation des effets quantiques. La comparaison du modèle density gradient avec Quantix a permis de déterminer que ce modèle est fiable jusqu à des épaisseurs de 5 nm, ce qui correspond à des transistors de longueur de grille de 15nm environ. L utilisation de density gradient se justifie parce qu il est intégré dans les outils TCAD (DESSIS) sur lesquels les ingénieurs ont une grande expérience. Les outils TCAD sont un puissant et rapide moyen de développement qui donne accès à l ensemble des paramètres du dispositif, le modèle density devient ainsi une simple extension qui donne la possibilité de prendre en compte les effets quantiques. Pouvoir prédire, pour les futures générations technologiques, l impact de la quantification sur le fonctionnement du dispositif élémentaire qu est le transistor, est une information importante pour les concepteurs qui élaborent à partir de cellules élémentaires des fonctions complexes sur circuits. En particulier, vu la forte remontée de tension de seuil entraînée par la quantification, ce mécanisme doit être pris en compte. D un point de vue purement théorique et électrique, jusqu à 5nm, la situation reste contrôlable. En dessous, la tâche des concepteurs dans cet environnement deviendra encore plus difficile, sans oublier la dissymétrie des effets de quantification entre N et PMOS. Il faut ajouter à cela la difficulté technologique de réaliser des films d épaisseur aussi fine et surtout avec l uniformité quasi parfaite qui est requise. Autrement, des variations d épaisseurs dans une gamme de dimensions aussi faibles associées aux effets quantiques causeraient une dispersion trop importante d un dispositif à l autre. Dans le contexte technologique actuel, ceci représente le principal point noir pour l architecture à canal de conduction mince sur isolant. Ensuite, nous avons vu que cette architecture doit aussi être dotée d une grille métallique. Pour le moment, seuls des métaux de type mid-gap sont disponibles, ce qui, pour un dispositif sans dopage canal, amène la tension de seuil (Vth) autour de +/-0.5V. De récents travaux sur la grille totalement siliciurée ([AIME 04] voir chapitre 1) montrent qu il est possible de moduler par implantation le travail de sortie de la grille pour ajuster Vth. Mais avec les effets quantiques, cette modulation devra être vraiment très importante. L ajustement de tension de seuil est ainsi une problématique de poids, d autant plus que la tension d alimentation diminue elle aussi de génération en génération. 173 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

176 Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince Pour toutes ces raisons, si l industrie venait à choisir cette architecture, elle ne l utilisera pas en dessous de 15nm de longueur de grille. L architecture à canal de conduction mince atteint ses limites (quantiques) en dessous de TSi=5nm et donc de L=15nm, mais uniquement dans sa version simple grille, qui est l objet de cette étude. En effet, la version double ou multi grille offre un contrôle des effets canaux courts encore meilleur, tout en améliorant sensiblement le courant de saturation, l épaisseur du canal peut donc être relaxée pour s éloigner de la zone quantique. En dessous d une longueur de grille de 15nm, et peut être même avant, ce sera une architecture à canal mince et à grille multiple qui sera vraisemblablement utilisée par l industrie. En attendant, ce type d architecture pose des problèmes d intégration technologiques et n est pas toujours compatible avec le design standard. De nombreux travaux de thèse portent sur ces problématiques, notamment [HARRISON 05] et [CERUTTI 06]. Finalement, le transistor bulk conventionnel représente encore le cœur des nœuds technologiques en cours de recherche-développement : le 65nm en phase de pré industrialisation et le 45nm en développement. Une longueur de grille de 15nm correspond aux transistors Low Power qui seront intégrés pour le nœud 22nm, voire même le 16nm. Plus qu une porte d entrée, les applications basse consommation constituent une niche technologique où le transistor FD pourrait évoluer jusqu au bout de la roadmap ITRS. Enfin, dans la dernière partie de ce chapitre, nous avons montré comment le transistor SON standard peut contrôler une charge élémentaire en utilisant le blocage de Coulomb. Ce phénomène a pu être observé à basse température sur des dispositifs SON dont les extensions ne recouvraient pas la grille. De cette manière, le canal de conduction mince est électriquement isolé et constitue de par sa petite taille une boîte quantique qui accentue les effets du blocage de Coulomb. En isolant totalement la zone active du substrat comme le proposent les architectures SOI localisé du chapitre 2, il semble possible d obtenir ces effets à température ambiante. Cette démonstration permet d envisager d utiliser la technologie SON comme une plateforme de recherche et de développement pour les transistors à un électron. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 174

177 Chapitre 5 De l architecture SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques Dans les chapitres précédents, nous avons présenté de nouvelles architectures SOI localisé basées sur la technologie SON et analysé le transport des porteurs. En particulier, nous avons pu voir comment les contraintes mécaniques et la quantification peuvent modifier les propriétés du transport. La tension de seuil du transistor est une de ces propriétés fortement touchée par les effets quantiques. Une étude de simulation quantique a donc été menée pour évaluer quantitativement l impact des canaux ultra minces sur isolant sur la tension de seuil. Le chapitre développé ici est en quelque sorte une application où toutes les notions abordées jusqu ici ont pu être testées et utilisées. En effet, l architecture PMOS présentée ici est dérivée de la technologie SON et présente une couche de SiGe enterré sous le canal Si. Cette couche est à la base d un nouveau concept de contraintes mécaniques. Au contraire des précédentes, cette architecture est similaire à du bulk mais avec des performances améliorées. Nous présenterons donc les détails et les difficultés de sa réalisation technologique, ainsi qu une méthode de co-intégration avec des transistors bulk conventionnels. Les origines de la contrainte dans le canal, et donc le principe de fonctionnement de ce nouveau concept seront étudiés, notamment en partant de l analyse des mailles cristallines mais aussi en prenant en compte l influence du STI. Le type de contrainte obtenue dans les plus petits dispositifs permettra de remonter aux origines théoriques des performances de cette architecture PMOS. La caractérisation électrique des PMOS réalisés mettra en valeur les origines et le type de la contrainte appliquée sur le canal, sans oublier les performances I ON /I OFF qui placent cette solution parmi les plus intéressantes publiées. L étude de la transconductance, à basses températures et à l ambiante, révèlera l impact de la longueur et de la largeur du transistor. Les hypothèses de départ, développées en partie grâce aux simulations mécaniques et à la littérature, seront ainsi appuyées. Finalement, afin d être le plus objectif possible, les différentes possibilités qu offre le SiGe enterré ont été qualitativement explorées. Le but étant de déterminer si elles peuvent jouer sur les performances du transistor PMOS et, le cas échéant, d asseoir encore plus le rôle de la contrainte mécanique.

178 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques 5.1 Principe et réalisation de la structure Concept de départ Comme indiqué dans le titre du chapitre, cette architecture PMOS est directement issue de la technologie SON. En effet, l étape clé la plus importante dans le procédé SON est la gravure sélective de la couche de SiGe, le tunnel ainsi obtenu est comblé par du diélectrique. La motivation à l origine de cette architecture PMOS est d utiliser l empilement Si/SiGe de la zone active nécessaire au SON. L étape clé ici est donc de ne pas faire cette gravure sélective afin de garder le SiGe (figures 5-1a et b). a) b) grille grille diélectrique enterré SiGe STI Si STI Si Figure 5-1: a) Structure SON avec rupture du canal standard et b) structure du PMOS hautes performances. D un point de vue du contrôle des effets canaux courts, ce PMOS ne disposera pas d un canal de conduction mince et d un diélectrique enterré. Cette structure est donc semblable à un transistor conventionnel bulk. Cette considération passe au second plan lorsque l on analyse l impact de cette couche de SiGe enterré. Dans le chapitre 1, nous avons vu que cette zone active Si/SiGe est réalisée par épitaxie sélective après l isolation latérale STI. En particulier, l épaisseur de la couche de SiGe est suffisamment fine pour que la maille du Si lui soit imposée. Le SiGe est dit alors pseudomorphique. De plus, sa maille dans l état relaxé étant supérieure à celle du Si, il est en compression biaxiale dans le plan parallèle à l interface oxyde de grille/canal d inversion. L idée est donc d exploiter cet état de contrainte du SiGe. Nous verrons comment au cours de ce chapitre Réalisation technologique et co-intégration Formation de la zone active A l instar du SON standard et du SON sans rupture de canal, la première étape consiste donc à former la zone active. Une fois que les tranchées de l isolement latéral sont remplies pour constituer le STI, on procède à l épitaxie sélective d une couche monocristalline de SiGe à 30% de concentration en Ge. Une deuxième épitaxie sélective, mais de Si cette fois, est ensuite enchaînée (figure 5-2a). Une fois de plus, les épaisseurs de ces couches sont typiquement de l ordre de 5 à 40nm. 176 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

179 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques a) épitaxie Si sélective b) STI épitaxie SiGe sélective Si oxyde sacrificiel Si Figure 5-2: a) Formation de la zone active après STI et b) détail d une photo TEM après les deux épitaxies autour du bord de la zone active. On peut notamment distinguer les facettes des épitaxies sélectives à la frontière du STI, ainsi que l oxyde sacrificiel utilisé pour l implantation du canal. STI Si SiGe Utilisation d un procédé CMOS standard jusqu aux espaceurs Avec la zone active maintenant réalisée, toutes les étapes jusqu au module de grille inclus sont réalisées avec le procédé CMOS standard. En particulier, l oxyde de grille est ici aussi nitruré afin de limiter la pénétration des dopants de la grille vers le canal à travers l oxyde et fait entre 12 et 15 Å. De plus, la nitruration permet d augmenter légèrement la permittivité diélectrique, ce qui donne toujours un meilleur couplage capacitif entre la grille et le canal. a) espaceur grille b) Si SiGe STI Si STI grille Figure 5-3: Formation du module de grille et des espaceurs avant implantation des extensions, a) schéma et b), photo MEB vue de dessus (SEMCD) dans la SRAM. zone active espaceur Enfin, lorsque l empilement du module de grille est achevé, la lithographie de grille est enchaînée formant ainsi les grilles. Pour terminer, des espaceurs sont formés sur les flancs de grille à partir d un dépôt standard oxyde (50Å) et nitrure (150Å) et permettent l implantation des extensions (LDD) pour les NMOS, puis pour les PMOS (figures 5-3a et b) du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 177

180 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques Gravure des jonctions source et drain a) grille espaceur b) TEOS grille STI Si SiGe STI Si zone active Figure 5-4: Formation du deuxième espaceur, a) schéma et b) photo MEB vue de dessus (SEMCD) dans un dispositif isolé. espaceur Les étapes de la technologie SON sont à nouveau utilisées dans cette partie. En particulier, en plus de l espaceur standard décrit plus haut, un deuxième espaceur beaucoup plus large est formé à partir d un dépôt TEOS de 650Å (figures 5-4a et b). Comme pour le SON, ce deuxième espaceur est sacrificiel, son rôle est d écarter encore un peu plus la zone de gravure du bord de grille, ce qui présentera un intérêt au moment de la reformation des source et drain (prochaine partie ). La prochaine étape est donc la gravure anisotrope des jonctions source et drain (figures 5-5a et b). Cette gravure permet de libérer les flancs de la couche de SiGe. Nous verrons dans la suite l importance des ces flancs. a) b) grille STI Si Figure 5-5: Gravure anisotrope des jonctions source et drain, a) schéma, et b) détail d une photo SEM après la gravure. On peut voir que l espaceur sacrificiel en TEOS est en partie surgravé. canal Si SiGe De toutes les étapes décrites jusque présent, celle-ci est sans doute la plus critique de toutes. En effet, le procédé utilisé doit permettre de régler la profondeur de la gravure de manière précise. L idéal est de s arrêter tout de suite après la gravure de la couche de SiGe, comme c est le cas sur la photo de la figure 5-5b. Pour y arriver, il y a deux méthodes : travailler avec un temps de gravure fixe, ou bien avec une détection de fin d attaque. Pour la première, le temps est déterminé par l expérience, et bien sûr, n est valable que pour un empilement précis (épaisseur et composition). La deuxième méthode utilise une détection chimique basée sur l ensemble des particules émises par toute la plaque. On détecte ainsi les différents matériaux traversés et un pic est enregistré 178 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

181 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques dont la durée dépend de l épaisseur de la couche et de la vitesse d attaque. Même chose pour le SiGe ou tout autre matériaux (oxyde, nitrure etc.). Le réacteur va ainsi être capable de détecter le passage du front de gravure entre les différents matériaux. La séquence étant gravure du Si puis du SiGe, la gravure s arrêtera aussitôt le front arrivé dans le Si bulk, sous la couche de SiGe. Dans la pratique, cela s avère plus difficile car si l on considère l ensemble de la plaque, il y a beaucoup plus de Si que de SiGe. L épaisseur de la couche de SiGe doit alors être suffisante pour que la détection de fin d attaque fonctionne, le risque étant que la gravure ne s arrête tout simplement pas. Dans le paragraphe , nous verrons l incidence de la profondeur de gravure sur le reste du procédé et pourquoi il est critique de pouvoir la contrôler Reformation des jonctions source et drain par épitaxie sélective de silicium a) épitaxie Si b) grille sélective SiGe Si grille SiGe siliciure CoSi 2 STI Si STI Si c) PMD CESL CoSi 2 50nm espaceur Si 3 N 4 Figure 5-6: a) Reformation des source et drain par épitaxie sélective de Si. b) Siliciuration en CoSi 2 (siliciure de cobalt) des zones de contact source, drain et grille. c) Photo TEM avec filtres d énergie de la structure finale. W/L=0.28/0.05µm (D. Delille). CoSi 2 Si SiGe=30nm Si=8nm Après la gravure des jonctions, source et drain sont reformées par épitaxie sélective de Si (figure 5-6a). L épaisseur d épitaxie nécessaire dépend de la profondeur de la gravure. Une fois ces zones reconstruites, le transistor est terminé avec un procédé CMOS standard jusqu à la fin, en particulier, les contacts sont siliciurés afin d améliorer la résistance et le courant débité (figure 5-6b). Une photo TEM de la structure finale est donnée sur la figure 5-6c. La couche de SiGe est clairement distinguée du Si parce qu il s agit d une image TEM avec filtres d énergie. Les divers matériaux peuvent ainsi être distingués, notamment le siliciure, l oxyde du PMD (couche planarisée supportant la première ligne de métal, PMD, Pre-Metal du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 179

182 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques Deposition), et enfin le nitrure des espaceurs et de la couche d arrêt de gravure des contacts (CESL, Contact Etch Stop Layer). Les figures 5-7a et b illustrent la qualité cristalline de la structure. En particulier sur cet exemple, aucun défaut ne semble être crée par la couche de SiGe. a) b) grille polysi grille polysi Si 1.5nm SiGe canal Si Figure 5-7: a) Photo TEM de la structure finale sans filtre d énergie et b) détail haute résolution de l empilement de grille. Aucun défaut n est révélé et la qualité cristalline du canal est bonne (D. Delille) La profondeur de gravure jonction : une étape critique pour la reformation des source et drain Nous allons développer ici un exemple de complication technologique liée à la gravure des jonctions dont les conséquences sur le reste du procédé sont critiques. Dans le cas où la profondeur de la gravure jonction est trop importante, la reformation des source et drain par l épitaxie peut poser des difficultés. La photo de la figure 5-8a représente un transistor après une telle gravure jonction. On peut également noter au sommet de la grille, que le restant de masque dur TEOS, utilisé pour la gravure grille, a été éliminé par la gravure jonction, d où cette forme d espaceurs. Dans ce cas, l épaisseur de la couche de Si était de 30nm pour 15nm de SiGe à 30% de Ge. Ces 15nm ont été insuffisant pour la détection de fin d attaque, si bien que la gravure a continué, résultant en une large surgravure du Si bulk situé sous la couche de SiGe. La profondeur atteint alors 60nm au lieu des 45nm nécessaires. 180 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

183 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques a) b) grille Si SiGe fond de jonction grille Si SiGe Si Si Figure 5-8: a) Photo MEB après une gravure jonction trop profonde. Le contraste est forcé afin de distinguer la couche de SiGe. b) Négatif de photo MEB après reformation de la source et du drain par épitaxie à partir d une gravure trop profonde. On distingue le SiGe, et il y a presque contact par endroit entre le Si des jonctions et le Si de grille. Au final, pour la reformation des source et drain, il faut remettre du Si jusqu au niveau du Si du canal. L épitaxie nécessaire devra être plus importante puisque le fond des jonctions est plus bas que la couche de SiGe de 15nm. Cela ne poserait pas de problèmes si l épitaxie poussait seulement du fond des jonctions. Or, sur la figure 5-8b, un gros champignon de poly silicium a poussé sur le sommet de la grille. On peut aussi constater que du mono silicium a poussé sur la face supérieure du canal Si. Cette face est pourtant protégée par l espaceur TEOS (figure 5-8a). Mais en fait, le bord de l espaceur est rogné par la désoxydation indispensable qui est faite avant l épitaxie, et une partie de la face supérieure du canal est libérée. Dans le cas d une gravure jonction profonde, il devient alors difficile d obtenir une morphologie correcte avec le Si des source et drain au même niveau que celui du canal. Des contacts peuvent donc se produire entre ce champignon de grille et les jonctions source et drain, court-circuitant le transistor. L intérêt de ce deuxième espaceur large est donc d éloigner le champignon de grille du bord du canal Co-intégration avec des transistors bulk conventionnels La co-intégration de cette architecture avec du bulk conventionnel repose sur le principe suivant : protéger uniquement les futures zones bulk avec un masque dur avant chaque étape clé de la réalisation du PMOS avec SiGe enterré. Cela nécessite donc un masque de lithographie supplémentaire. La figure 5-9 résume cette co-intégration à partir des trois étapes clés : formation de la zone active, gravure jonction et reformation des jonctions. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 181

184 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques a) PMOS avec SiGe enterré épitaxie Si sélective épitaxie SiGe sélective transistor bulk masque dur STI Si Si b) espaceur grille Si SiGe grille STI Si Si c) grille SiGe Si masque dur grille STI SiGe Si Si d) grille SiGe Si grille STI Si Si Figure 5-9: Co-intégration de PMOS à SiGe enterré avec des transistors bulk. a) dépôt d un masque dur sur les zones bulk avant épitaxie sélective sur les zones SiGe. b) Module de grille et espaceur pour tous. c) Deuxième masque dur pour les zones bulk avant de faire l espaceur TEOS, la gravure jonction et la reformation des source et drain. d) Suppression du masque dur et obtention des structures finales cointégrées. 182 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

185 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques 5.2 Origines et type de la contrainte mécanique Le but de cette partie est d expliquer comment cette architecture PMOS exploite l état de contrainte du SiGe afin de le transmettre au canal Si et sous quelle forme. Nous verrons ensuite comment le STI influence la structure et pourquoi l état de contrainte final est particulièrement actif sur les transistors extrêmement petits. Toutes les déformations sont supposées élastiques Action du SiGe enterré sur le canal Si Modélisation de la structure et impact des étapes clés Durant la formation de la zone active, l épitaxie sélective de SiGe est très mince comparé au substrat Si. En conséquence, lors du dépôt, la maille du SiGe doit s adapter à celle du Si dans le plan (x,y). La maille du SiGe (30% de Ge) étant plus grosse que celle du Si, le SiGe se retrouve donc en compression biaxiale, selon x et y voir figure 5-10a et b). Le SiGe est dit lors pseudo morphique [ALIEU thèse]. Z X Y SiGe en compression biaxiale Si SiGe SiGe Si Si a) relaxé b) c) Si Figure 5-10: Modification de la maille du SiGe au cours de l épitaxie sur le substrat Si. a) Maille du Si et du SiGe relaxé, b) maille déformée du SiGe après l épitaxie SiGe sur le substrat. Le substrat impose sa maille et le SiGe se retrouve en compression biaxiale et c) encapsulée par du Si. La couche de SiGe étant libre de se déformer dans la direction z (la couche supérieure de Si n est pas encore faite), pour maintenir son volume constant, la maille du SiGe compense la compression biaxiale subie dans le plan en s agrandissant selon z (coefficient de Poisson). La maille du SiGe pseudo morphique n est donc pas cubique mais parallélépipédique (figure 5-10b). La couche supérieure de Si ensuite formée participe à maintenir cet état de contrainte et encapsule le SiGe, mais le contributeur principal reste le substrat. Partant de ce constat, il apparaît alors que l étape de reformation des source et drain ne sera pas anodine. En effet, la maille verticale (selon z) du SiGe contraint est plus grande que celle du SiGe relaxé, et donc largement supérieure à celle du Si. En conséquence, lors de la du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 183

186 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques reconstruction des jonctions, les flancs du SiGe étant ouverts, l épitaxie Si poussera également à partir de ces flancs sur le plan (z,y). Un très fort désaccord de maille existe alors selon z entre les flancs de SiGe et le Si de l épitaxie. Comme précédemment pour l épitaxie SiGe formant l active, le matériau le plus massif impose son paramètre de maille cristalline. Dans un transistor, les zones de source et drain représentent une quantité de matière bien plus importante que la couche de SiGe sous la grille. C est donc le Si des jonctions qui impose sa maille sur les flancs du SiGe. SiGe relaxé SiGe contraint compression tension Si Z asi Y x X asi substrat Si a Z SiGe > asige relaxé > asi a) b) avant épitaxie des SD après épitaxie des SD S/D epi asi c) a z SiGe σ z <0 σ z >0 compression tension Figure 5-11: Mécanisme du pincement. a) Désaccord de maille avant épitaxie, b) adaptation des mailles et mise en compression du bord du SiGe après épitaxie, et c) application sur transistor. Les figures 5-11a et b schématisent la situation et décrivent le mécanisme en jeu. Avant l épitaxie des source et drain, la maille de la couche de SiGe est déformée. En comparaison avec celle du Si, seul le paramètre de maille selon z présente une forte discontinuité. On a en effet a Z (SiGe) > a(sige relaxé ) > a(si) (figure 5-11a). Au cours de la reconstruction des jonctions, du Si va pousser du fond des jonctions à partir du substrat Si, mais également à partir des flancs du SiGe. Cette masse de Si va contraindre fortement le SiGe à la frontière pour que le paramètre de maille du Si soit respecté dans toutes les directions. La direction z étant la seule désaccordée à la frontière SiGe/Si, le SiGe au contact du Si subit alors une forte compression verticale tandis que le Si subit une tension verticale, par principe d action et réaction (figure 5-11c). 184 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

187 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques Avec un tel désaccord de maille, on peut donc s attendre à ce que le bord du SiGe soit pincé. La manière dont ce pincement va se répercuter sur le reste de la structure est difficile à prévoir. Néanmoins, on sait que le SiGe est déjà en compression biaxiale dans le plan (x,y). Si le pincement occasionne une déformation verticale, il est raisonnable de penser qu elle sera localisée au bord de la couche de SiGe. Une fois de plus, cette déformation entraînera à travers le coefficient de Poisson des déformations dans d autres directions toujours afin de maintenir le volume constant. Cependant, ceci serait possible pour une structure libre de se déformer. Ici, le SiGe est bloqué de toute part, soit par du Si massif, soit par le STI (selon y). La seule direction dans la structure qui lui permettrait de relaxer en partie l énergie accumulée est la direction verticale z, à travers le canal Si, et la grille au dessus de laquelle il n y a rien. Cette relaxation d énergie pourrait se faire de la manière suggérée sur la figure 5-12, et donner au SiGe enterré une forme de tonneau qui serait transmise au canal de Si. avant épitaxie des SD Si SiGe après épitaxie des SD Si SiGe pincement des bords du SiGe par l'épitaxie des SD Figure 5-12: Conséquence possible du pincement du bord du SiGe sur la structure. Pour aller plus loin dans toutes ces hypothèses et notamment confirmer cette forme de tonneau, ce modèle a été testé sur un simulateur mécanique par éléments finis Simulations mécaniques par éléments finis La seule hypothèse de départ utilisée pour les simulations mécaniques est celle du pincement du bord de la couche de SiGe. Cette compression sera l élément perturbateur de l équilibre mécanique. FEMLAB est le simulateur mécanique par éléments finis qui a été utilisé pour cette étude. La figure 5-13 est un exemple du maillage utilisé sur la structure, en plus sont données les principales propriétés mécaniques des différents matériaux. La grille fait 40nm de long, le canal de Si a une épaisseur de 5nm et le SiGe de 30nm. Ces propriétés permettent également de déterminer la contrainte à appliquer sur le bord du SiGe en fonction du désaccord de maille. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 185

188 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques grille polysilicium espaceur nitrure SiGe Si mono Si poly Si mono SiGe (30%) nitrure a (Å) E (GPa) υ (coef. Poisson) Figure 5-13: Principales propriétés mécaniques des matériaux et structure simulée. Lgrille=40nm, TSi=5nm et TSiGe=30nm et les espaceurs font 20nm de large. En ce qui concerne le SiGe à 30%, ses propriétés ont été déterminées à partir de l approximation linéaire pour les alliages [VILLARET 00]. Le paramètre de maille de l alliage relaxé est donné par l équation [5.1] : 2 asi Ge = asi x( 1 - x ) x [5.1] (1 x) x avec x le pourcentage en Ge. A partir du désaccord de maille entre SiGe relaxé et Si, on peut calculer la déformation biaxiale e // que subit dans le plan le SiGe lors de sa croissance sur le substrat Si et également sa déformation verticale e (pour rester à volume constant) : asi e// -1 asi(1 - x )Gex = [5.2] e // e = ν [5.3] avec ν le coefficient de Poisson du SiGe. La nouvelle valeur du paramètre verticale de la maille du SiGe peut donc être obtenue à partir de [5.3] : azsige( 30%) asige( 30%) relaxé e = + [5.4] ce qui donne a zsige(30%)=5.62å. 186 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

189 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques On a désormais une idée du désaccord vertical de maille entre les flancs du SiGe et le Si de l épitaxie reconstructrice. Il atteint près de 3.4% et représente donc la déformation globale nécessaire pour que l une ou l autre des mailles s adaptent entièrement à l autre. Pour estimer la contrainte, on prend l hypothèse moyenne : chaque matériau absorbe la moitié de cette déformation comme sur la figure 5-11b, soit 1.7%. Le module d Young permet d obtenir la contrainte qui est alors de l ordre de 2.2GPa. Pour simuler le pincement du bord du SiGe de la manière la plus réaliste possible dans FEMLAB, il faut utiliser une force et non une contrainte. Cette force devra être appliquée à chaque extrémité de la couche de SiGe comme l indique la figure Son intensité est telle que la déformation du bord de la couche de SiGe atteint 1.7%, soit un peu moins de 0.6nm pour 30nm d épaisseur de SiGe grille SiGe Si structure simulée Figure 5-14: Modèle utilisé pour simuler le pincement des bords. Une force verticale et négative est appliquée sur chaque extrémité supérieure avec une égale intensité, et inversement pour les extrémités inférieures de la couche de SiGe. La taille de la structure simulée doit être assez grande pour que les bords de la structure n influencent pas la zone d intérêt : le canal Si et la couche de SiGe enterrée. Finalement, toutes ces considérations préliminaires permettent d utiliser le minimum possible d hypothèses et d aboutir au résultat de la figure Cette figure correspond au nouvel état d équilibre calculé par FEMLAB lorsque le pincement est appliqué à un transistor court de longueur de grille 40nm. La contrainte selon x est affichée et permet ainsi de voir que le pincement vertical selon z a pour conséquence d induire une contrainte selon x. En particulier, la couche de SiGe est globalement en compression selon x, excepté sur ses bords où l application de la compression verticale induit une tension, toujours par couplage de Poisson. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 187

190 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques compression σx tension 40nm z x Figure 5-15: Etat de contrainte selon x pour canal court (40nm). Résultat de simulation du nouvel état d équilibre mécanique après pincement du bord du SiGe. Le bleu correspond à de la compression, le rouge à de la tension, et les zones blanches dans la structure sont des zones de contraintes hors échelle. La déformation de la structure après pincement est exagérée pour la visibilité. Le plus important est que le canal Si est lui aussi en compression selon x. La figure 5-16a est une vue zoomée sur la zone sous la grille. Elle permet de voir qu effectivement le canal est bien en compression, mais elle montre aussi comment la contrainte évolue progressivement d une compression dans le SiGe à une tension dans la grille. Ces deux domaines opposés sont délimités par une ligne neutre ou la contrainte est nulle. La position ce neutre détermine donc le type de contrainte du canal Si. Pour comprendre ce résultat, il faut étudier la structure déformée de la figure Comme décrit précédemment, la couche de SiGe prend effectivement une forme de tonneau. Ici, elle est volontairement exagérée pour être visible. La figure 5-16b reprend cette forme de tonneau afin de mieux comprendre comment elle induit de la compression selon x dans le canal. a) b) tension σx>0 grille σx=0 Si canal Si compression σx<0 SiGe SiGe forme de tonneau Figure 5-16: a) Zoom sur le canal Si sous la grille et évolution de la contrainte. b) Gradient de contrainte et transition entre compression et tension induits par le SiGe en tonneau. La forme de tonneau induit une compression selon x dans le SiGe qui est transmise de proche en proche au canal Si, puis au bas de la grille. Le haut de la grille étant libre de se déformer, il 188 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

191 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques va être mis en tension selon x, toujours par effet de couplage de Poisson pour garder le volume constant. Ceci explique le gradient de contrainte et la transition entre compression et tension (figure 5-16b). La même étude a été faite sur transistors longs (figure 5-17). Le SiGe enterré ayant un effet localisé, dans ce cas, il n a aucun impact. Les bords de SiGe sont trop éloignés l un de l autre et la courbure ne peut donc pas se propager à toute la longueur. compression σx tension canal long canal Si SiGe Figure 5-17: Etat de contrainte selon x pour canal long (800nm). Le canal est trop long pour que la courbure se propage sur sur toute la longueur. La figure 5-18 résume la situation. Le SiGe enterré induit une contrainte de compression non négligeable dans le canal Si pour les longueurs de grille les plus courtes. Il n a en revanche aucun effet sur les dispositifs longs. 50 L=1µm 0 σx (MPa) µm Figure 5-18: Coupe le long du canal à 1nm de l interface grille/canal donnant la contrainte selon x pour plusieurs longueurs de grille nm x (µm) Pour une approche de type compression uniaxiale dans la direction de conduction, la valeur de la compression n est pas suffisante, même pour les grilles les plus courtes. Nous verrons cependant par la suite qu elle peut avoir une grande utilité. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 189

192 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques En comparaison, la structure PMOS à source et drain en SiGe de [THOMPSON 02] génère dans le canal une compression uniaxiale entre 500 et 700MPa, et sûrement encore plus pour les plus récentes [GHANI 04] Combinaison avec l effet du STI : compression biaxiale Les étapes technologiques menant à la réalisation du STI induisent sur la zone active des contraintes mécaniques. Plus précisément, il est couramment observé sur les dispositifs conventionnels bulk (N & PMOS) une dégradation des performances lorsque la largeur W du transistor est réduite. Cet effet est dû la compression que le STI applique sur la zone active [EN 01]. Cette compression est largement dépendante du design du transistor et peut valoir entre 100 et 300MPa [BIANCHI 02]. Aucun effet ne sera visible pour un transistor très large, mais dès que la distance entre un bord du STI et le bord opposé diminue, l intensité augmente [GALLON 03]. Dans un design standard, la compression STI peut jouer uniquement selon le W, car selon L (sens de la conduction), la distance entre le bord du STI et le bord de la grille (appélée ici "a") est suffisamment importante, notamment parce que cette zone accueille les contacts des source et drain. Cependant, [CHAN 03] a montré qu en utilisant une distance "a" beaucoup plus faible (design non standard), de fortes améliorations de performances sont observées sur des PMOS courts (L=45nm) pour des petites largeurs W (figure 5-19a). Il utilise ainsi la compression du STI dans les deux directions. Contrairement au design standard qui dégrade les performances des PMOS lorsque W diminue, celui-ci permet de les améliorer. La différence provient du fait qu avec le design standard, la contrainte est de type compressif uniaxial selon W ce qui dégrade la mobilité, alors qu avec le non standard, on a un type compressif pseudo biaxial, qui, comme on l a vu au cours du chapitre 3, améliore la mobilité des trous. De plus, nous verrons dans la partie que pour une compression biaxiale, les valeurs de contraintes nécessaires pour avoir des répercussions sur la mobilité sont bien inférieures à ce que requiert la compression uniaxiale. En ce qui concerne notre architecture PMOS avec SiGe enterré, nous avons vu que le rôle du SiGe est de mettre une compression dans le sens de conduction, lorsque la grille est courte. Le même résultat que [CHAN 03] peut donc être obtenu en combinant l effet du SiGe avec l effet du STI selon W pour des petits W. Notre objectif avec cette structure est donc de combiner les différents effets afin d obtenir un état de contrainte proche de la compression biaxiale favorable au PMOS (figure 5-19b). Notre avantage est de conserver le design standard tout en offrant potentiellement des performances similaires. 190 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

193 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques a) design non standard W STI L a b) W design standard avec SiGe enterré L a Figure 5-19: Compression pseudo biaxiale pour PMOS. L<100nm et W<0.5µm. a) PMOS conventionnel bulk avec design non standard. La distance a est fortement réduite pour profiter aussi de la compression du STI dans la direction L (conduction). b) PMOS avec le SiGe enterré et design standard. La compression selon L est obtenue grâce au SiGe enterré Compression biaxiale : origines théoriques du gain en mobilité En comparaison de la tension biaxiale et de la compression uniaxiale selon L, le cas de la compression biaxiale dans le Si a été très peu étudié dans la littérature. La principale raison est qu à l heure actuelle, il n y pas beaucoup de méthode technologique permettant d obtenir une telle configuration sur transistor. De plus pour les trous, le calcul de la structure de bande, pour une configuration de contrainte donnée, est largement compliqué par la forte anisotropie et la non parabolicité des bandes des trous lourds et légers. Néanmoins, dans le chapitre 3, nous avons vu que dans [FISCHETTI 96] et [FISCHETTI 03], une amélioration de la mobilité des trous est prévue pour une compression biaxiale, mais les détails manquent, notamment sur l effet de cette configuration sur les masses effectives. Pour confirmer cette amélioration et obtenir ces détails, nous avons utilisé un modèle k.p à six bandes créé en interne dans le groupe Modules Avancés par [PAYET 05a]. La méthode k.p permet de calculer la structure de bande, de prendre en compte les effets des contraintes mécaniques à travers le tenseur de déformation, et de calculer les masses effectives résultantes. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 191

194 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques 1 masse effective mhh/m0 <011> 0,9 0,8 0,7 0,6 0,5 0,4 0,3 0,2 0,1 Figure 5-20: Masse effective des trous lourds en fonction de la compression biaxiale. Calculée pour la conduction selon <011> sur une surface (100) compression biaxiale (MPa) La figure 5-20 donne l évolution de la masse effective des trous lourds lorsque une compression biaxiale est appliquée. La bande des trous lourds est alors majoritairement occupée. L impact de ce type de compression est très important. La réduction de masse est d abord très rapide puis semble ensuite saturée. En effet, la masse effective passe de 0.6 à 0.5 pour 20MPa, 0.31 pour 50MPa, et 0.24 pour 200MPa, soit plus de 50% de réduction. Le gain sur le transport est donc très important et tout le potentiel de cette architecture réside dans cette réduction de masse effective. 5.3 Performances et caractérisation électrique Les performances 1.0E-03 I ON =740µA/µm 1.0E-04 Id (A/µm) 1.0E E E E-08 Vd=-50mV,-1.4V DIBL=130mV SS=91mV/dec Tox=15Å I OFF =48nA/µm Figure 5-21: Id(Vg) d un PMOS avec SiGe enterré. L=50nm et W=0.28µm. Le courant débité I ON est environ deux fois plus fort que sur un équivalent bulk pour le même niveau de fuite I OFF. Les effets canaux courts restent acceptables avec une pente sous le seuil et un DIBL corrects. 1.0E Vg (V) La figure 5-21 est donne un exemple de caractéristique Id(Vg) mesurée sur un dispositif PMOS avec SiGe enterré. La longueur de grille est de 50nm, la largeur de 0.28µm et l épaisseur de l oxyde de grille est de 15Å. La compression biaxiale induit par le SiGe enterré et par le STI (W petit) permet d obtenir un courant I ON largement supérieur à un équivalent bulk conventionnel. 192 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

195 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques Le DIBL est mesuré entre Vd=-50mV et -1.4V et vaut 130mV, ce qui est tout à fait correct pour une architecture type bulk. Ce paramètre ainsi que la pente sous le seuil sont donc bien contrôlés par le profil des jonctions et des extensions. Ce contrôle des effets canaux courts permet d obtenir un très bon courant de fuite I OFF de l ordre de 50nA/µm. Au final, le compromis performance/faible consommation statique (I ON /I OFF ) de cette structure est très bon. La figure 5-22 nous permet de comparer nos performances avec les meilleurs PMOS publiées dans la littérature pour les dispositifs avec et sans contraintes mécaniques. De manière générale, les effets de contraintes mécaniques sur du bulk apportent une amélioration spectaculaire des performances. En effet, les dispositifs bulk sans contraintes ont entre 100 et 200µA/µm de retard en I ON pour le même I OFF. En ce qui concerne les dispositifs avec contraintes, les autres PMOS d Intel et Fujitsu correspondent respectivement à des architectures avec source et drain en SiGe et avec CESL compressif. De plus, ils utilisent un oxyde de grille de 12Å, alors qu il est de 15Å sur les nôtres. Nous avons donc mesuré I ON /I OFF pour Vdd=-1.4V sur nos dispositifs pour compenser et ainsi pouvoir faire la comparaison. Toutefois, la mesure a été aussi faite à Vdd=-1.2V sur d autres dispositifs qui présentaient un peu plus de fuite I OFF. Quelque soit le cas, les performances du PMOS avec SiGe le placent parmi les architectures bulk à canal contraint les plus intéressantes. sans (simulations MASTAR) avec contraintes Figure 5-22: Compromis ION/IOFF. Comparaison sous MASTAR des performances du PMOS avec SiGe enterré (points "ST") avec les meilleurs publiées dans la littérature pour les dispositifs bulk avec et sans contraintes (@1.2V et Tox=12Å). Pour les dispositifs avec contraintes de la littérature, Tox=12Å Impact de la largeur du transistor Dans notre cas où le design utilisé est standard, l impact du STI se manifeste à travers la largeur du transistor. Nous avons donc étudié la transconductance linéaire en fonction de la réduction de W (figures 5-23a et b) afin de vérifier que l effet du SiGe enterré se combine bien avec celui du STI pour des transistors étroits (faible W). Des transistors bulk conventionnels ont également été mesurés dans les mêmes conditions pour servir de référence.il apparaît clairement sur la figure 5-23a que le comportement de la référence est complètement opposé à celui du SiGe enterré. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 193

196 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques a) 2.0E-04 W (µm)= b) avec SiGe 0.24 enterré 1.6E E gm (S/µm) W (µm)= 8.0E E références Si E Vg (V) gm(w)/gm(10µm) avec SiGe enterré références Si W (µm ) Figure 5-23: a) Transconductance linéaire en fonction de Vg et de W la largeur du transistor avec et sans SiGe enterré (références Si). b) Transconductance maximum normalisée par rapport à celle de W=10µm, en fonction de W. Avec le SiGe enterré, gm augmente quand W diminue au contraire des références. Pour la référence, le comportement habituel est retrouvé : la transconductance linéaire est dégradée lorsque W diminue. Pour le SiGe enterré, plus W diminue, et plus la transconductance augmente. On peut donc attribuer ce comportement à la compression induite par le STI et qui influence de plus en plus l ensemble du canal lorsque W diminue. La figure 5-23b illustre à nouveau ce comportement mais à partir de la transconductance maximum normalisée par rapport à la transconductance maximum correspondant à W=10µm. Ceci permet de voir que la transconductance maximum augmente environ d un facteur 1.8 en passant de W=10 à 0.28µm avec le SiGe enterré. gain sur IdLin (%) K PMOS L=50nm avec SiGe enterré W diminue de 10 à 0.28µm W=10 W=1 IdSat +50% W= gain sur IdSat (%) W=0.28 Figure 5-24: Gain en courant par rapport au dispositif W=10µm. Forte amélioration des performances sur L=50nm lorsque W diminue. Le courant débité en régime non saturé (linéaire) est augmenté de presque 70% contre plus de 50% pour le courant de saturation. Cette augmentation de transconductance est confirmée par une augmentation des performances, c'est-à-dire du courant débité. Sur la figure 5-24, on peut voir que pour une grille de 50nm, le courant de saturation augmente de plus de 50% lorsque W passe de 10 à 0.28µm, tandis que le courant du régime non saturé ou linéaire augmente de près de 70%, la référence dans chacun des cas étant le courant pour W=10µm. 194 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

197 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques Cette amélioration du courant est également visible sur les courbes Id(Vd) de la figure Elles sont tracées pour deux dispositifs avec SiGe enterré, de longueur de grille 50nm mais de largeurs W différentes, soit 10 et 0.28µm. Plusieurs valeurs de Vg-Vth sont aussi testées. La différence de courant en forte inversion est très impressionnante entre les deux dispositifs, ce qui souligne l efficacité de la structure et de la combinaison des deux effets, STI et SiGe enterré. +50% W=10µm 7.E-04 a) W=0.28µm b) 6.E-04 5.E-04 Vg-Vth= -1.1V 4.E-04 3.E W 2.E-04 Id (A/µm) compression STI compression SiGe L 1.E-04 0.E Vd (V) -0.2 Figure 5-25: a) Id(Vd) pour W=10 et 0.28µm pour plusieurs valeurs de Vg-Vth. Lorsque W passe de 10 à 0.28µm, le courant augmente de plus de 50%. b) Combinaison des deux compressions. Pour résumer, lorsque L est suffisamment petit, par exemple 50nm, le SiGe enterré met le canal en compression dans la direction de conduction (L). Tant que W est grand, cette compression uniaxiale n est pas assez forte pour avoir un effet sur la mobilité. Par contre, lorsque W diminue, la compression STI se combine à celle du SiGe (figure 5-25b). La contrainte uniaxiale du départ cède la place à une contrainte biaxiale qui a un effet important sur la mobilité des trous. Ceci sera détaillé dans la partie Impact de la longueur du transistor Pour caractériser l impact de la longueur de grille et ainsi la compression induite par le SiGe, la même étude a été réalisée sur la transconductance maximum mais en fonction de la longueur de grille, toujours pour la référence bulk conventionnelle et pour le SiGe enterré. Les résultats de la figure 5-26 montre ainsi un effet également très important de la longueur de grille. Dans le cas de la référence, la transconductance augmente normalement lorsque L diminue. Pour le SiGe enterré, la tendance est la même mais lorsque on atteint des petites tailles de grille, l augmentation est beaucoup plus violente. Ces courbes permettent également de voir l effet de la réduction du W. La compression STI devient favorable pour les plus petites longueurs de grille avec le SiGe enterré. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 195

198 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques 200 W diminue 150 avec SiGe enterré gm max (µs/µm) W diminue références Si Figure 5-26: Transconductance linéaire maximum (gm max) en fonction de la longueur de grille (L) pour les références Si bulk conventionnelles et le SiGe enterré L (µm) Une fois de plus, ce comportement est la signature de l activation du mode de compression biaxiale. Dès que la taille de grille est suffisamment petite, le SiGe devient efficace et se combine avec le STI sur les petits W Possibilité de conduction dans le SiGe Cette structure présente uniquement sous la grille une hétérojonction Si/SiGe, il est donc légitime de se demander si une part de la conduction peut se faire dans la couche de SiGe enterré et non dans le canal Si. On aurait ainsi deux canaux fonctionnant en parallèle, ce qui pourrait contribuer au gain de performances. La structure de bande d une telle hétérojonction est représentée sur la figure La différence de gap entre le Si et le SiGe à 30% de Ge se reporte quasiment intégralement sur la bande de valence, créant une discontinuité. La conséquence est que le puit de potentiel ainsi formé à l interface Si/SiGe est capable de piéger des trous. Tout dépend donc de sa profondeur. Lors de l inversion en effet, s il est suffisamment profond, le champ électrique verticale de la grille ne pourra pas accumuler tous les trous à l interface oxyde de grille/canal Si car une partie restera confinée dans le puit et donc dans le SiGe. De même, le champ électrique latéral ne pourra pas extraire ces porteurs de leur confinement. Si le puit était vraiment très profond, la conduction pourrait se faire à quasi 100% dans le SiGe. L avantage d une telle conduction est que ce matériau présente une mobilité bien supérieure à celle du Si, surtout dans ce cas d empilement où le SiGe est en compression biaxiale [OBERHUBER 98]. De plus, la couche d inversion est "enterrée" car formée loin de l interface avec l oxyde, ce qui améliore d autant plus la mobilité. Ce type d empilement Si/SiGe (avec le SiGe recouvrant la totalité de la zone active, contrairement à notre cas) a donc fait l objet de nombreuses études afin d obtenir une architecture PMOS à haute mobilité [ALIEU 98]. L inconvénient est que comme la couche d inversion se forme dans le SiGe, la couche de Si supérieure augmente l épaisseur d oxyde équivalent et dégrade donc le couplage capacitif avec la grille. Le résultat est que la charge totale d inversion est directement diminuée. La mobilité est donc améliorée mais au prix d un courant débité moindre [HARTMAN 03]. 196 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

199 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques Cette couche de Si est nécessaire pour former un bon oxyde de grille. [TEZUKA 01] a développé des techniques permettant de transformer l ensemble Si/SiGe en une couche unique de SiGe, mais uniquement sur substrats SOI. Malgré cela, le gain sur le courant débité n a toujours pas été démontré expérimentalement (défauts à l interface oxyde/sige), mais cela n est pas l objet de notre étude. oxyde de grille Si TSi=8nm SiGe30% TSiGe=30nm Ev Ev<260meV z Figure 5-27 : Structure de la bande de valence avec ce type d hétérojonction Si/SiGe à 300K. Dans le cas qui nous intéresse ici, avec 30% de Ge, le SiGe forme une discontinuité dans la bande de valence d un peu moins de 260meV à l interface Si/SiGe (figure 5-27). A 300K, l énergie thermique des trous rend cette profondeur de puit insuffisante. De plus, avec un canal Si de 8nm d épaisseur, la couche d inversion est confortablement installée dans le Si. Finalement, lorsque l inversion forte sera atteinte, le champ vertical de la grille sera si fort que tous les porteurs seront accumulés à l interface avec l oxyde, dans le Si, sans oublier le champ latéral qui contribuera beaucoup à ramener ces porteurs dans le Si. La part de conduction SiGe est donc largement négligeable. Pour confirmer ceci sur notre architecture, nous avons réalisé des mesures de mobilité par la méthode "split C(V)" [KOOMEN 73] [LIME??]. Cette méthode nécessite d utiliser de grands transistors. Nous avons donc fait cette mesure sur des transistors avec SiGe enterré où W/L=10/0.4µm. Ces grandes dimensions rendent inefficaces les contraintes locales induites par le STI et le SiGe enterré. Toutefois, la conduction SiGe ne dépend pas du design du transistor (W/L). L empilement et les épaisseurs des différentes couches sont rigoureusement les mêmes et donc, s il y a conduction SiGe dans les petits transistors, ce doit être identique dans les grands. La mesure de mobilité de la figure 5-28a confirme que le SiGe ne participe pas à la conduction. Les valeurs obtenues témoignent d une conduction Si standard, légèrement dégradée par rapport à la courbe de mobilité universelle. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 197

200 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques a) 100 b) mobilité universelle 90 des trous dans Si mobilité effective (cm²/v.s) PMOS avec SiGe enterré L=0.4µm W=10µm Eeff (MV/cm) gm (S/µm) 2.0E E E E E E+00 Vd=0.1V W/L=0.28µm/50nm 10K 150K 300K Vg(V) Figure 5-28: a) Mesure de mobilité en fonction du champ effectif vertical, réalisée par méthode split C(V) sur un grand PMOS avec SiGe enterré L/W=0.4/10µm. La mesure indique une conduction standard voire légèrement dégradée dans du Si. b) Mesures de transconductance linéaire réalisées à basses températures sur un petit PMOS avec SiGe enterré L/W=50nm/0.28µm. Dans ces conditions, le confinement dans le SiGe n est donc pas efficace en inversion forte. Pour aller au bout de l étude, nous avons modifié les conditions expérimentales afin d optimiser le confinement du SiGe dans notre architecture. Notamment, en travaillant avec des champs électriques latéral et vertical faibles, une plus grande partie des trous devrait pouvoir rester piégés dans le SiGe et participer à la conduction. La condition la plus importante est ensuite de mesurer à très basses températures. L énergie thermique des porteurs est ainsi amplement réduite ce qui augmente l efficacité du confinement. Si le confinement est bon, un deuxième canal de conduction est disponible dans le SiGe. Une fois de plus, la mesure de transconductance linéaire (gm) est à la fois la plus adaptée et la plus simple. Sur ce type de courbe, on passe d un champ vertical faible à celui de la forte inversion. Ce dernier est bien trop important et annule l effet du confinement dans le SiGe, même à basse température. Une double conduction se traduit donc par deux pics de transconductance : un signant la conduction dans le SiGe et se situant à des valeurs faibles de polarisation de grille (Vg), et l autre signant la conduction Si pour de forts Vg [NAYAK 96]. La figure 5-28b est un exemple de mesure de gm entre 300 et 10K. Elle a été réalisée sur un petit transistor avec SiGe enterré (W/L=0.28µm/50nm) et avec une polarisation de drain de 100mV, soit un champ électrique latéral faible. Ces courbes, et en particulier celle à 10k, ne montrent aucun pic supplémentaire de transconductance. Nous pouvons donc conclure que même dans ces conditions, le confinement reste inefficace sur notre architecture, sans doute grâce à l épaisseur de 8nm du canal Si. En tous cas, la contribution du SiGe, si elle existe, reste marginale et invisible. D un point de vue opérationnel, c'est-à-dire à température ambiante et à Vdd, la conduction est donc à 100% dans le canal Si, et les performances ont bien pour origines les propriétés de ce canal. 198 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

201 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques 5.4 Le SiGe enterré : autres possibilités de l hétérojonction Si/SiGe Toutes les hypothèses autres que les effets de contrainte mécanique doivent être analysées dans le contexte de cette architecture nouvelle, afin d évaluer si oui ou non elles sont susceptibles de jouer un rôle dans le fonctionnement du transistor. L analyse développée ici est purement qualitative et permet d ajouter des points de réflexions Hypothèse balistique : modification de la vitesse d injection Dans l hypothèse du transport balistique (voir chapitre 3), les porteurs ne subissent plus aucune interaction lorsqu il traverse le canal. Leur vitesse dans le canal est essentiellement déterminée par leur vitesse d injection au moment de franchir la barrière source/canal (figure 5-29a) [LUNDSTROM 02]. L entrée du canal est située au sommet de la barrière. Les porteurs sont thermalisés dans le réservoir de source puis injectés dans le canal. a) b) V inj source canal drain Si x LDD SiGe Figure 5-29: a) Barrière de potentiel entre source, canal et drain. b) Photo TEM avec filtre d énergie d un PMOS avec SiGe enterré, L/W=50nm/0.28µm. Le trait pointillé représente la position et la forme possible du LDD de source, à cheval sur le Si et le SiGe. Leur vitesse d injection V inj est donc la vitesse thermique V th lorsque le transport est purement balistique. Le courant I ON ne dépend alors que de la vitesse d injection et du nombre de charges injectées à la source, on a alors : I qn V = [5.5] source ON inv inj avec source N inv le nombre de charges injectées à la source, et V (2kT /3m ) 1/ 2 th = x [5.6] avec m x la masse effective des porteurs dans selon x. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 199

202 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques Dans un transistor PMOS, l entrée du canal est physiquement délimitée par la position de la jonction métallurgique entre l extension (LDD) de source fortement dopée P et la zone moyennement dopée N. L injection se fait donc au bout de l extension. Sur la figure 5-29b, on peut voir que le canal Si est moins épais sous les espaceurs à cause de la gravure grille. Il est alors possible que les extensions soient en grande partie situées dans le SiGe, comme indiqué sur la figure 5-29b. De plus, nous avons vu que la vitesse d injection et par conséquent le courant dépendent fortement de la masse effective des trous injectés. Cette masse dépend quant à elle du matériau utilisé. Si dans notre cas, la zone d injection est en SiGe au lieu d être en Si, la différence de masse effective peut être importante d autant plus que le SiGe est en compression biaxiale. Ainsi, d après [FIS 96], la masse effective des trous lourds dans le SiGe à 30% de Ge vaut environ 0.13m 0 contre 0.29m 0 pour le Si, Le gain sur le courant balistique atteindrait ainsi environ 40%. En admettant la balisticité (ce qui est périlleux), les limites de cette hypothèse, en tout cas pour cette application, sont qu une partie du LDD de source peut effectivement être en SiGe, mais pas le bout où se font les injections. En effet, pour qu un transistor fonctionne normalement, les extensions doivent recouvrir le bord de la grille. Sur la figure 5-29b, le canal Si est épais sous la grille, si bien qu en bord de grille, le bout du LDD doit contenir plus de Si que de SiGe. Finalement, avec cette hypothèse, la largeur W du transistor ne devrait également avoir aucune influence, elle ne permet pas donc pas de décrire l expérience Hypothèse de l îlot de silicium Dans cette partie, nous reprenons la structure PMOS avec SiGe enterré de la figure 5-29b. La première différence est que le transport n est pas purement balistique, ce qui se rapproche plus de la réalité des transistors nanométriques. Deuxième différence, on prend le cas extrême où toute la couche de Si supérieure a été consommée de part et d autre du canal lors de la gravure grille. Le résultat est que le canal Si situé sous la grille est entièrement entouré de SiGe, d où le nom d îlot de silicium. C est donc plus une étude d exploration. En modélisant très simplement cette nouvelle structure et en admettant une certaine diffusion du Ge, on obtient la figure La différence avec le cas précédent est qu ici il y a deux hétérojonctions Si/SiGe supplémentaires situées selon l axe x. grille Si x SiGe Figure 5-30: Ilot de silicium cerné par le SiGe. On admet une certaine diffusion du Ge pour que le SiGe se retrouve sous les bords de grille. 200 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

203 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques Lorsqu un porteur se déplace de la source au drain, il subit l effet de la discontinuité créée dans la bande de valence à chaque hétérojonction. En fait, la discontinuité, comme toute variation d énergie ou de potentiel, crée un champ électrique. Si lors du passage, le porteur passe d un niveau énergétique à un niveau plus bas, cette différence d énergie se traduira par un gain de vitesse parce que dans ce sens le champ sera favorable. Bien entendu le cas inverse est aussi possible. De manière générale, seule l hétérojonction de source compte dans le transport. Les modifications des propriétés du transport au drain arrivent trop tard en quelques sortes, et n ont pas d influences sur le courant. Si l on se place dans un transport de type semi-balistique, les porteurs ont toujours des interactions mais suffisamment peu pour que leur vitesse d injection dans le canal soit déterminante pour le courant collecté au drain. A travers les différents types d hétérojonction Si/SiGe et de leur orientation (Si/SiGe ou SiGe/Si), la discontinuité induite par l hétérojonction est donc un moyen d accélérer ou de freiner les porteurs. La figure 5-31 regroupe les cas les plus intéressant ainsi que le nôtre (figure 5-31c). Pour tous, l hétérojonction doit être exactement à la position de la jonction métallurgique extension/entrée du canal. Si elle se trouve dans l extension ou dans le canal, l effet ne sera pas visible. Cela demande donc une maîtrise technologique qui semble impossible, à part peut être en utilisant l épitaxie dopée in situ. La figure 5-31a représente en quelque sorte le meilleur cas pour les trous. Un trou venant du Si relaxé sera accéléré par l hétérojonction Si/SiGe, ce qui correspond à la source. Dans l autre sens, SiGe/Si, il sera freiné, mais au drain, l impact sera négligeable. Ce cas devrait donc améliorer la vitesse des trous et ne pas affecter les électrons. C est en fait la même hétérojonction que l on a en vertical sur un empilement Si/SiGe/Si. La discontinuité est principalement sur la bande de valence. La figure 5-31b reprend une étude de [MIZUNO 04] qui visait à améliorer le courant des NMOS grâce à cette hétérojonction SiGe relaxé/si contraint. Dans ce cas, le gap du Si contraint est plus faible que celui du SiGe relaxé et la différence se reporte dans la bande de conduction. Les électrons injectés sont ainsi accélérés et colletés au drain. Ce cas est donc le symétrique du précédent, c est le plus favorable aux électrons et les trous ne sont pas affectés. Le cas de notre étude est représenté figure 5-31c. [ABERG 04] a montré que dans une telle hétérojonction SiGe contraint/si contraint/sige contraint, la différence de gap se reporte sur la bande de valence. La conséquence est nulle pour les électrons, mais les trous sont freinés au moment d être injectés dans le canal. Une telle hétérojonction dégraderait donc les performances des PMOS. du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 201

204 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques a) Si relaxé SiGe contraint Si relaxé Ec source canal drain Ev b) SiGe relaxé Si contraint SiGe relaxé x Ec Ev c) SiGe contraint Si contraint SiGe contraint Ec Ev entrée du canal Figure 5-31: Différentes hétérojonctions Si/SiGe possibles avec Si relaxé ou contraint, et SiGe relaxé ou contraint. Pour que l hétérojonction ait un effet, elle doit être exactement à la position de la jonction métallurgique extension/entrée du canal. 202 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

205 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques 5.5 Bilan Au cours de ce chapitre, nous avons présenté un nouveau concept permettant d améliorer sensiblement les performances des transistors PMOS de très faibles dimensions (longueur et largeur). Le procédé technologique utilisé est dérivé de la technologie SON et a été entièrement décrit. L intégration d une telle architecture ne requiert que trois étapes spécifiques empruntées au SON : formation de la zone active par épitaxie sélective, gravure des jonctions source et drain et reformation par épitaxie des jonctions. Une méthode de co-intégration avec le bulk conventionnel est également proposée. Elle permet d utiliser les deux architectures sur la même puce, indépendamment et selon les besoins. Les transistors PMOS d une mémoire SRAM peuvent avoir cette architecture tandis que les NMOS complémentaires sont en bulk. L écart entre NMOS et PMOS étant réduit, la tâche des designers est facilitée et la densité peut être améliorée. Le principe de ce nouveau concept repose sur l application d une contrainte mécanique sur le canal. L analyse de la structure, en particulier des différentes mailles cristallines, a permis de modéliser et d appréhender l impact des étapes clés du procédé. Des simulations mécaniques ont été effectuées à partir de cette modélisation, identifiant ainsi les mécanismes par lesquels le SiGe enterré transforme et transmet la contrainte au canal sur des transistors courts. Les niveaux de compression uniaxiale ainsi obtenues (~200MPa) sont assez faibles et ne permettent pas de modifier suffisamment le transport des trous. C est dans la combinaison avec les effets du STI que l architecture trouve tout son intérêt. La compression du STI (~100 à 300MPa) devient efficace pour de faibles largeurs de transistor. A cette condition et pour un canal court, la compression devient pseudo biaxiale. Nous avons montré que dans cette configuration, ce niveau de compression engendre une réduction importante (plus de 50%) de la masse effective des trous lourds, ce qui est à la base des performances. La réalisation technologique de tels transistors a permis de vérifier ces mécanismes. En particulier, l impact du STI à travers la réduction de la largeur du transistor a été caractérisé, ainsi que celui de la longueur de grille. Au milieu de la guerre des performances à laquelle se livrent les industriels, les performances de notre architecture PMOS la place parmi les meilleurs (Intel et Fujitsu), mais pour le moment seulement. En effet, la contrainte appliquée sur le canal Si est régulièrement augmentée et les performances progressent très vite. Finalement, les diverses possibilités qu offrent le SiGe enterré ont été examinées. Notamment, la possibilité de conduction dans le SiGe a pu être écartée grâce aux mesures à basses températures. De plus, la position de l hétérojonction Si/SiGe ou SiGe/Si peut influencer le fonctionnement du transistor, soit en modifiant la vitesse d injection des porteurs dans le canal, dans l hypothèse du transport balistique, soit en utilisant la discontinuité induite dans la bande de valence. Ces différentes possibilités ont été analysées dans le contexte de notre architecture et du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON 203

206 Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques ne semblent pas s appliquer. En particulier, elles n expliquent pas l influence de la largeur du transistor sur les performances. Cependant, leur influence sur le fonctionnement du transistor ne peut être totalement exclue au second ordre. Toutes ces études permettent de confirmer que l origine des performances provient de la compression biaxiale exercée sur le canal Si grâce à la combinaison des contraintes mécaniques induites par le SiGe enterré et le STI. Cette architecture est donc particulièrement adaptée à la réduction des dimensions. 204 du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

207 Conclusions et perspectives Conclusions et perspectives La volonté d assurer la continuité de l intégration CMOS jusqu au bout de la roadmap ITRS est le fil rouge qui a inspiré et guidé les travaux de cette thèse. Les solutions développées devaient proposer une alternative au transistor bulk qui permette de suivre le rythme imposé par la loi de Moore, mais qui nécessite en même temps le minimum de bouleversements technologiques et une compatibilité maximum avec l intégration et le design CMOS standard. Plus rapide, plus dense, et moins cher. Pour répondre à ce défi, c est en fait à deux questions essentielles que nous avons tenté de répondre : quelles solutions pour y arriver et quel est leur potentiel, du point du vue de la technologie mais aussi du point de vue de la physique. Ce manuscrit s articule donc autour de deux axes principaux. D un coté nous avons présenté la mise au point de nouvelles architectures basées sur la technologie SON ainsi que les résultats électriques et morphologiques correspondant. Et de l autre, nous avons évalués si ces architectures avaient suffisamment de potentiel pour évoluer jusqu aux nœuds technologiques les plus avancés en prenant en compte les différentes problématiques du transport dans le canal de conduction, notamment les effets des contraintes mécaniques et de la quantification. Le chapitre 1 nous a permis d analyser la problématique de la réduction des dimensions et d identifier les principaux effets parasites (effets canaux courts) qui, aujourd hui, dégradent de plus en plus les performances du transistor bulk conventionnel. Des options technologiques permettent de réduire les courants de fuite (jonctions fines et recuits rapides, diélectrique High K, dopage canal), cependant, les limites de cette réduction sont vite atteintes, le compromis I ON /I OFF devient difficile à obtenir. En dessous du nœud 45nm, il semble difficile de continuer avec le bulk conventionnel. Nous avons donc présenté la famille des transistors à canal de conduction mince complètement déplété sur isolant, dont fait partie l architecture SON standard et le FDSOI. Ces architectures assurent un contrôle intégré des effets canaux courts grâce à un canal et un diélectrique enterré minces. Le dopage canal peut ainsi être relâché en même temps que le champ effectif, ce qui améliore les performances. Nous avons en particulier montré l avantage et la maturité de la technologie SON qui autorise des épaisseurs plus fines et avec un meilleur contrôle que le SOI, tout en utilisant un substrat Si standard. De plus, la technologie SON est co-intégrable avec des dispositifs bulk ce qui permet d optimiser les performances. Contrairement au SON standard, l oxyde enterré du FDSOI est présent sous la totalité de la zone active, les capacités de jonction sont donc réduites et le FDSOI conserve à priori l avantage de la rapidité, les deux architectures restant supérieures au bulk. Dans le but d y remédier, nous avons donc présenté au cours du chapitre 2 des architectures dites SOI localisé : fabriquer à partir de substrats bulk des transistors identiques à des transistors fabriqués sur substrats SOI à BOX mince. Ces architectures sont basées sur la technologie SON et permettent d allier à la fois la résistance aux effets canaux courts du transistor complètement déplété, les qualités technologiques du SON et la rapidité du FDSOI. Le SiGe doit donc être gravé sur la totalité de la zone active afin de laisser la place au 205

208 Conclusions et perspectives diélectrique enterré : nous nous sommes donc concentrés sur les dispositifs de petite taille, notamment les circuits SRAM, en raison des limites de la gravure du SiGe (sélectivité par rapport au Si). Le SON sans rupture de canal (SRC) diffère ainsi du SON standard par une 2 e photo active, réalignée pour accéder au SiGe grâce à la gravure des jonctions en bord de STI, et aussi pour protéger le Si durant la gravure du SiGe. Nous avons ainsi pu démontrer la faisabilité de cette structure grâce à l obtention de dispositifs CMOS et surtout de cellules mémoire SRAM fonctionnelles. La co-intégration du SON SRC avec du bulk a aussi été démontrée. La robustesse de l intégration et les performances peuvent être accrues si la surélévation de la source et du drain par épitaxie intervient avant la gravure sélective du SiGe. De plus, un procédé d épitaxie sans facettes permettrait de supprimer la 2 e photo active et la gravure des jonctions ouvrant ainsi la perspective du SON SRC. La deuxième architecture est le SON sans STI. Outre le fait qu elle permet de gagner en densité par la suppression du module STI, nous avons aussi pu montrer que cette intégration simplifie l obtention du transistor SOI localisé par rapport au SON SRC, grâce à un accès facile au SiGe. De plus, s il est combiné au PRETCH, qui permet d intégrer une grille métallique et un diélectrique High K, le SON sans STI permet de se passer de la 2 e photo active, ce qui, comme précédemment, ouvre la voie aux circuits les plus denses. Les résultats morphologiques obtenus sont très prometteurs. Globalement les intégrations de ces architectures SOI localisé sont particulièrement bien adaptées à la réduction des dimensions car l étape critique de gravure du SiGe sera nettement facilitées. Le chapitre 3 a été l occasion d analyser en détail le transport de manière générale, mais aussi, plus spécifiquement dans un canal ultra mince, afin précisément d évaluer le potentiel du transistor complètement déplété (FD) face à une réduction extrême de sa longueur de grille. Les interactions que subissent les porteurs ont ainsi été décrites, et nous avons vu notamment comment les effets de la quantification et des contraintes mécaniques modifient la structure de bande du Si pour finalement améliorer la mobilité à faible champ. A partir de tous ces éléments, nous avons pu déterminer que le transistor FD à canal ultra mince est du point de vue du transport une alternative très sérieuse au transistor bulk. En effet, combiné à une grille métallique mid-gap et à un diélectrique High K, cette structure permet de ne pas doper le canal et de profiter ainsi au maximum du gain de performance apporté par l utilisation de contraintes mécaniques. Pour une longueur de grille inférieure à 15nm, le canal devra être très mince (TSi<5nm) pour contrôler les effets canaux courts. Dès lors dans ce domaine, les effets quantiques sont suffisants pour produire le transfert des électrons dans les vallées 2 en inversion forte, améliorant ainsi la mobilité et réduisant de fait l intérêt des contraintes mécaniques pour le NMOS. Pour les PMOS, la contrainte conserve tout son intérêt, en particulier la compression uniaxiale qui inverse les effets de la quantification privilégiant ainsi le peuplement de la bande LH. Plus généralement, l amélioration du I ON mesurée sur transistor long est nettement réduite sur transistor court en raison de la saturation de la vitesse des porteurs. Plus la grille est courte et plus l impact du gain de mobilité sur le I ON diminue. Nous avons également examiné le comportement du transistor FD dans l hypothèse ultime du transport balistique. En effet, de toutes architectures à simple grille, le transistor FD présente les 206

209 Conclusions et perspectives meilleures dispositions pour observer le transport balistique expérimentalement : une longueur de grille très courte associée à très peu d impuretés dans le canal. Dans ce cas, on obtiendrait alors une situation quasi idéale : un contrôle suffisant des effets canaux courts et un transport sans interactions, soit le transistor simple grille ultime. En plus de traiter l impact de la quantification sur le transport, il faut aussi examiner les modifications qu induit la quantification sur les paramètres clés du transistor dont la tension de seuil (Vth) en particulier. Ce paramètre critique contrôle le fonctionnement du transistor et son ajustement permet de réaliser des circuits complexes. En conséquence, dans le chapitre 4, nous nous sommes attachés à évaluer quantitativement l impact de la réduction de l épaisseur du canal de conduction (TSi) sur la tension de seuil du transistor FD. Pour cela, un simulateur numérique commercial basé sur le modèle density gradient, DESSIS, a été comparé avec Quantix, un simulateur basé sur la résolution 2D des équations de Schrödinger et Poisson, méthode de référence pour calculer les effets quantiques. La confrontation a permis de déterminer que density gradient est fiable et prédictif jusqu à des épaisseurs TSi de 5 nm, ce qui correspond à des transistors de longueur de grille de 15nm environ. En effet, density gradient simule correctement dans ce domaine la remontée limitée de Vth lorsque TSi diminue. L utilisation de DESSIS avec density gradient se justifie alors parce qu il donne accès à l ensemble des paramètres du dispositif, à la différence de Quantix. En dessous de 5nm d épaisseur, Quantix nous a permis d observer une très forte remontée de Vth, surtout entre TSi=3 et 1nm, allant de 0.3 à 0.5V pour les N et les PMOS respectivement. Ces simulations ont été confrontées avec des résultats expérimentaux sur des PMOS SON à canal ultra mince de 10 à 2nm d épaisseur. La remontée de tension de seuil observée est beaucoup plus forte (0.45V) que les prédictions théoriques, ce qui peut être attribué aux fluctuations locales de TSi. Ces longues simulations sous Quantix nous ont également donné une meilleure compréhension des mécanismes en jeu dans cette forte augmentation de Vth. La cause principale est une modification de la forme du puits de potentiel, passant ainsi de triangulaire à rectangulaire pour TSi<3nm. Ceci nous a donc mené à élaborer un modèle analytique simple qui, s il n est pas quantitatif, a le mérite de donner une représentation correcte et très rapidement. Enfin, dans la dernière partie de ce chapitre, nous avons montré comment les architectures SOI localisé du chapitre 2 peuvent être combinées à du blocage de Coulomb, pour envisager une plateforme de recherche et de développement des transistors à un électron (ou à un trou). Finalement, au cours du dernier chapitre, nous avons présenté une architecture PMOS originale à "haute performance" issue de la technologie SON et basée sur un nouveau concept de contrainte mécanique. Cette intégration a donc été l occasion d utiliser une grande partie des notions abordées jusqu ici et ne requiert que trois étapes spécifiques empruntées au SON : formation de la zone active par épitaxie sélective, gravure de la source et du drain et reformation par épitaxie des jonctions. Une méthode de co-intégration avec le bulk conventionnel est également proposée. Nous avons ainsi pu modéliser l impact des étapes clés du procédé à partir des différences de maille cristalline entre la couche de SiGe enterré et le Si des jonctions. Des simulations mécaniques ont été effectuées à partir de cette modélisation, identifiant ainsi comment le SiGe 207

210 Conclusions et perspectives enterré transmet une compression uniaxiale selon L dans un canal court. En se combinant avec la compression du STI dans la direction transversale (W) pour de faibles largeurs, la compression devient pseudo biaxiale. Nous avons montré que dans cette configuration, ce niveau de compression (~100 à 300MPa) engendre une réduction importante (plus de 50%) de la masse effective des trous lourds, ce qui est à l origine des performances. La réalisation technologique de tels transistors a ainsi permis de vérifier ces mécanismes. En particulier, l impact du STI à travers la réduction de la largeur du transistor a été caractérisé, ainsi que celui de la longueur de grille. Les performances de notre architecture PMOS (I ON =740µA/µm, I OFF =48nA/µm pour L=50nm, Tox=15Å et Vdd=1.4V) la placent parmi les plus intéressantes. Les diverses possibilités qu offrent le SiGe enterré ont aussi été examinées : conduction dans le SiGe, modification de la vitesse d injection des porteurs dans le canal dans l hypothèse balistique, discontinuité induite dans la bande de valence etc. Dans le contexte de notre architecture, elles n expliquent pas l influence de la largeur du transistor sur les performances. Pour conclure sur l ensemble du travail qui a été effectué au cours de cette thèse, nous avons démontré la faisabilité d architectures SOI localisé permettant d obtenir des transistors à canal mince complètement déplété (FD) dont la zone active est entièrement isolée à partir de substrat bulk. Une telle architecture accroît le contrôle des effets canaux courts et les performances, ce qui permet de bénéficier d un comportement dynamique beaucoup plus avantageux que sur un transistor conventionnel. Le SOI localisé est donc particulièrement bien adapté, d un point de vue électrique, mais aussi technologique, aux circuits les plus denses (SRAM) des futurs nœuds technologiques (45nm et en dessous). En effet, avec l approche SON, plus les dimensions seront réduites et plus l intégration du SOI localisé sera facilitée. Plus généralement pour le transistor FD (SON, FDSOI et SOI localisé), nous avons également pu voir qu en plus d assurer un contrôle des courants de fuite I OFF, il dispose d une marge de progression suffisante (grille métallique, canal non dopé, contrainte) pour répondre à la problématique du transport et donc du courant I ON, et ce jusqu à une épaisseur de canal de 5nm, soit une longueur de grille de 15nm. En effet, en dessous de 5nm, la remontée de tension de seuil induite par les effets de la quantification devient suffisamment importante pour remettre en cause l ajustement de la tension de seuil, qui plus est, avec une grille métallique mid-gap et sans oublier que la tension d alimentation diminue de génération en génération. De plus, technologiquement, il paraît difficile, aujourd hui, de réaliser un canal de conduction de moins de 5nm avec l uniformité presque parfaite qui est requise. L avenir du transistor FD semble donc s étendre jusqu à des grilles de 15nm, ce qui correspond à la famille Low Power du nœud 22nm voire peut être même du 16nm. Les applications basse consommation constitueraient ainsi une niche technologique où le transistor FD pourrait évoluer jusqu au bout de la roadmap ITRS Low Power. Les architectures SOI localisé présentées dans ces travaux assureraient alors une transition douce et à un coût relativement bas. Pour couvrir les applications GP (General Purpose) et HP (haute performance) de ces nœuds ultimes, les architectures à grilles multiples semblent ainsi sur le principe les mieux équipées 208

211 Conclusions et perspectives pour réussir le grand écart entre un courant I OFF faible et un courant I ON très important. Cependant, la réalisation de telles architectures reste actuellement le problème principal, d autant plus que la compatibilité avec le design n est pas toujours assurée. Actuellement, une autre voie d étude est en plein développement. Il s agit de la conduction dans des canaux à haute mobilité en germanium pur. Le transistor FD à simple grille n a donc pas dit son dernier mot. Une fois de plus, la technologie SON ouvre des nouvelles perspectives et permettrait d obtenir ce qu il convient d appeler des transistors GeON (Germanium On Nothing) dont les performances pourraient satisfaire les applications GP et HP de la fin de la roadmap ITRS. 209

212 Bibliographie Bibliographie de l'auteur [CHANEMOUGAME 05] D. Chanemougame, S. Monfray, F. Boeuf, A. Talbot, N. Loubet, F. Payet, V. Fiori, S. Orain, F. Leverd, D. Delille, B. Duriez, A. Souifi, D. Dutartre and T. Skotnicki Performance boost of scaled Si PMOS through Novel SiGe Stressor for HP CMOS, Proc. VLSI Tech., p180, 2005 [CHANEMOUGAME 04] D. Chanemougame, A. Poncet, S. Monfray, A. Souifi, H. Bourdon, A.Talbot, F. Leverd, D.Delille, and T.Skotnicki 2D Poisson-Schrödinger simulations in Ultra-Thin Silicon-On-Nothing devices: Quantum effects impact evaluation, Proc. SOI Conference, p77, 2004 [RANICA 05] R. Ranica, A. Villaret, P. Mazoyer, S. Monfray, D. Chanemougame, P. Masson, C. Dray, P. Waltz, R. Bez, T. Skotnicki A new 40nm SONos structure based on backside trapping for nanoscale memories, Transaction on Nanotechnology, vol. 4, n 5, pp , Sept [CAUBET 05] V. Caubet, S. Borel, C. Arvet, J. Bilde, D. Chanemougame, S. Monfray, R. Ranica, P. Mazoyer, T. Skotnicki Impact of the tunnel etching process on t electrical performance of SON devices, Japanese Journal of Applied Physics, vol. 44, n 7B, pp , 2005 [MONFRAY 04] S. Monfray, D. Chanemougame, S. Borel, A. Talbot, F. Leverd, N. Planes, D. Delille, D. Dutartre, R. Palla, Y. Morand, S. Descombes, M-P. Samson, N. Vulliet, T. Sparks, A. Vandooren and T. Skotnicki SON (Silicon-On-Nothing) technological CMOS Platform: Highly performant devices and SRAM cells, IEDM Tech. Dig., pp , 2004 [MONFRAY 04] S.Monfray, T.Skotnicki, C.Fenouillet-Beranger, N.Carriere, D.Chanemougame, Y.Morand, S.Descombes, A.Talbot, D.Dutartre, C.Jenny, P.Mazoyer, R.Palla, F. Leverd, Y.Le Friec, R.Pantel, S.Borel, D.Louis, N.Buffet EMERGING SILICON-ON-NOTHING (SON) DEVICES TECHNOLOGY, Solid State Electronics, vol. 48, n 6, pp , Jun 2004 [RANICA 04] R. Ranica, A. Villaret, P. Mazoyer, S. Monfray, D. Chanemougame, P. Masson, C. Dray, P. Waltz, R. Bez, T. Skotnicki A new 40nm SONos structure based on backside trapping for nanoscale memories, Proc. VLSI Silicon Nanoelectronics Workshop, pp , 2004 [BOREL 04] S. Borel, C. Arvet, J. Bilde, V. Caubet, D. Chanemougame, S. Monfray, R. Ranica, T. Skotnicki Impact of the tunnel etching process on t electrical performance of SON devices, Microprocesses and Nanotechnology Conference, pp ,

213 Bibliographie [MONFRAY 03] S.Monfray, A.Souifi, F.Boeuf, C.Ortolland, A.Poncet, L.Militaru, D.Chanemougame and T.Skotnicki Coulomb-Blockade in Nanometric Si-film SON MOSFETs, Transaction on Nanotechnology, vol. 2, n 4, pp , Dec [MONFRAY 03] S.Monfray, A.Souifi, F.Boeuf, C.Ortolland, A.Poncet, L.Militaru, D.Chanemougame and T.Skotnicki Coulomb-Blockade in Nanometric Si-film SON MOSFETs, Proc. VLSI Silicon Nanoelectronics Workshop, pp ,

214 Bibliographie Bibliographie générale [ABERG 04] I. Aberg, C. Ni Chleirigh, O.O. Olubuyide, X. Duan, J. L. Hoyt High electron and hole mobility enhancements in thin body strain Si/strain SiGe/strain Si heterostructures on insulator, IEDM Tech. Dig., pp , [AIME 04] D. Aimé, B. Froment, F. Cacho, V. Carron, S. Descombes, Y. Morand, N. Emonet, F. Wacquant, T. Farjot, S. Jullian, C. Laviron, M. Juhel, R. Pantel, R. Molins, D. Delille, A. Halimaoui, D. Bensahel, and A. Souifi Work function tuning through dopant scanning and related effects in Ni fully silicided gate for sub-45nm nodes CMOS, IEDM Tech. Dig., pp , [ALIEU 98] J. Alieu, P. Bouillon, R. Gwoziecki, D. Moi, G. Bremond, T. Skotnicki Optimisation of SiGe channel heterostructures for 0.15/0.18µm CMOS Process, Proc. ESSDERC, sept. 1998, Bordeaux, France, p144, [ANCONA 87] M. G. Ancona, H. F. Tiersten Macroscopic physics of the silicon inversion layer, Physics Rev. B, vol. 35, n 15, [AVERIN ET LIKHAREV 86] Averin and K. K. Likharev Coulomb Blockade of Tunneling, and Coherent Oscillations in Small Tunnel Junctions, J. Low Temp. Phys., vol. 62, n 3/4, pp , [BALESTRA 87] F. Balestra, S. Cristoloveanu et al. Double gate Silicon On Insulator transistor with volume inversion, a new device with greatly enhanced performance, Electron Devices Letter, vol.8, n 9, pp , septembre [Barraud 01] S. Barraud Effet d une répartition discrète et aléatoire des impuretés dans le canal des MOSFETs sub- 100nm, Etude théorique par simulation Monte Carlo 3D, thèse de doctorat, Université d Orsay- Paris Sud, [BIANCHI 02] R. A. Bianchi, G. Bouche, and O. Roux-dit-Buisson Accurate modeling of trench isolation induced mechanical stress effects on MOSFET electrical performance, IEDM Tech. Dig., pp , [Bœuf 02] F.Boeuf, X. Jehl, M. Sanquer, T. Skotnicki Controlled Single Electron Effects in Nanometric MOSFETs, Proc. of Silicon NanoWorkshop, Honolulu, HI, pp.61-62, [BŒUF 04] F.Boeuf, F. Payet, N. Casanova, Y. Campidelli, N. Villani, O. Kermarrec, J.M. Hartmann, N. Emonet, F. Leverd, P. Morin, C. Perrot, V. Carron, C. Laviron, F. Arnaud, S. Jullian, D. Bensahel, T. Skotnicki 212

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226 Conception et fabrication de nouvelles architectures CMOS et étude du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON Résumé Les travaux de cette thèse abordent les différentes problématiques émergeant lorsque la longueur de grille du transistor MOS conventionnel est inférieure à 100nm, ainsi que les solutions permettant de poursuivre la loi de Moore. Dans ce but, nous proposons des nouvelles architectures basées sur la technologie SON dites "SOI localisé", particulièrement adaptées à une réduction extrême des dimensions. Dotées d un canal de conduction et d un diélectrique enterré très minces et bien contrôlés, ces architectures offrent un contrôle intégré des effets canaux courts, tout en permettant de co-intégrer sur le même circuit des transistors conventionnels de plus grandes dimensions. Nous évaluons ensuite comment contraintes mécaniques et effets de quantification peuvent améliorer les propriétés du transport dans les canaux de conduction ultra minces. Il ressort que le transistor à canal mince complètement déplété, doté d une grille métallique et d un diélectrique de grille à haute permittivité, est une architecture très prometteuse qui permettrait de satisfaire les performances imposées par la loi de Moore jusqu à des longueurs de grille de 15nm, soit un canal de 5nm d épaisseur. En parallèle, nous avons développé une architecture PMOS "haute performance" issue de la technologie SON, et basée sur nouveau concept de contrainte mécanique. Des simulations mécaniques ainsi que les notions sur le transport abordées auparavant permettent de comprendre les performances électriques. Spécialité : Micro- et Nano-électronique MOTS-CLES : Silicon On Nothing (SON), transistor complètement déserté (fully depleted), canal de conduction mince sur isolant, transport, quantification, contraintes mécaniques Conception & fabrication of new advanced CMOS architectures and Study of transport in ultra thin Si films obtained with Silicon On Nothing (SON) technology Abstract As the gate length is scaled down below 100nm, the MOS transistor faces serious different issues we analyse and try to overcome in order to keep following the Moore s law. To this end, new "localized SOI" architectures, based on SON (Silicon-On- Nothing) technology, are developed so as to deal with extreme scaling of devices. Featuring a fully depleted thin conduction channel, and a thin buried insulator, these architectures provide an integrated control of short channel effects, while also allowing for total co-integration of standard transistors on the same chip for larger devices. We

227 evaluate then how mechanical strain and quantization effects can improve the transport properties in ultra thin conduction channels. We conclude from this study that a fully depleted transistor featuring a thin channel, a metal gate and a high-k dielectric, is a very promising architecture to satisfy the Moore s law until gate lengths of 15nm, that is, a 5nm-thick channel. In the same time, we developed from the SON technology a "high performance" PMOS architecture based on a new mechanical strain concept. Mechanical simulations and transport insights developed before give the basics to understand the electrical performance. KEY WORDS : Silicon On Nothing (SON), Fully depleted transistor, thin conduction channel on insulator, transport, quantization, strained silicon Thèse préparée en collaboration avec le Laboratoire de Physique de la Matière de l INSA de Lyon et STMicroelectronics, 850 rue Jean Monnet, Crolles Cedex.