RAPPORT DE STAGE DE FIN D ETUDE

STMicroelectronics RAPPORT DE STAGE DE FIN D ETUDE Etude du comportement non linéaire d amplificateurs faible bruit à des fréquences millimétriques : Simulations et mesures load-pull Etude de la non-linéarité d un transistor à travers un schéma petit signal Guillaume Bouchoux Option : Informatique Industrielle et Instrumentation Tuteur universitaire : Alain Sylvestre Tuteurs industriels : Floria Blanchet Raphaël Paulin 009/00

AERTISSEMENT Ce rapport de stage contient des informations confidentielles appartenant à la société STMicroelectronics et, à ce titre : - il ne peut être publié ou faire l'objet d'une divulgation, par quelque moyen que ce soit, à l'extérieur de l'établissement où est inscrit son auteur sans l'accord écrit préalable de STMicroelectronics, - il doit être utilisé et diffusé au sein de l'établissement où est inscrit son auteur uniquement pour les besoins de la soutenance et ne peut être reproduit qu'à des fins exclusives d'archivage auprès de cet établissement. Tout manquement par quiconque à ces dispositions est susceptible de causer un préjudice grave à STMicroelectronics qui pourra en obtenir réparation par tout moyen de droit.

Remerciements J ai effectué mon stage de fin d étude au sein de STMicroelectronics à Crolles dans les équipes RF TR&D et R&D TE (ehicles Test Engineering). Je tiens à remercier tout particulièrement Mademoiselle Floria BLANCHET pour toutes ses explications sur la partie caractérisation de mon stage, son suivi et son aide pour la rédaction de mon rapport. Je remercie aussi particulièrement Monsieur Raphaël PAULIN pour toutes ses explications, ses conseils apportés durant mon stage et pour toutes les réponses à mes questions. Je remercie Monsieur Pierre Dautriche, responsable du groupe AMS Design Solution & IP development, Monsieur Christophe GARNIER, responsable du groupe RF epm, Monsieur Patrice GARCIA, responsable de l équipe RF TR&D, ainsi que Monsieur Jean- Pierre HELIOT, responsable du groupe T.P.S, Monsieur Yves SALMON, responsable de l équipe R&D TE et Madame Caroline ARNAUD, responsable de l équipe RF, pour m avoir permis d effectuer mon stage et pour m avoir accueilli dans leurs équipes. Je souhaite également remercier toutes les personnes que j ai côtoyées au cours de ce stage (Stéphane, Laurent, incent, Jérôme. L, Jean-Pierre, David, Sébastien, Julien. M, Marcel, Metig, Frédéric. F, Frédéric. L, Jeff, Julien. C, Christian, Gérard, Guy, Hyacinthe, Jérôme. G, etc. ) pour leur accueil et pour tous les agréables moments passés. 3

Sommaire INTRODUCTION... 5 I) PRESENTATION DE L ENTREPRISE... 6. ST MONDE... 6 a. Description de l entreprise... 6 b. Fabrication des semi-conducteurs... 6. ST CROLLES... 7 II) ETUDE LOAD-PULL ET ALIDATION DU COMPORTEMENT NON-LINEAIRE D UN TRANSISTOR MOS EN 3NM A GHZ... 9. PRESENTATION DU SUJET... 9. THEORIE SUR LE CONCEPT DE NON-LINEARITE... 9 a. Rappel sur les unités... 9 b. Le concept de non-linéarité... 0 c. Facteur de bruit... 3 3. LE BANC LOAD-PULL... 4 a. Station sous-pointe... 5 b. AR... 5 c. Analyseur de spectre... 5 d. Les tuners... 5 e. Les sondes coplanaires... 6 f. Les câbles RF... 7 g. Les connecteurs RF... 7 h. Les coupleurs... 7 i. Les atténuateurs... 7 j. Les isolateurs... 7 k. Les tés de polarisation... 8 4. LA MESURE... 8 a. Plans de référence... 8 b. Graphe de fluence... 8 c. Méthode SOLT (Short, Open, Load, Thru)... 9 d. Méthode TRL/LRM (Thru Reflect Line / Line Reflect Match)... 9 e. Méthode 3R... 9 f. Le programme de mesure load-pull... 0 g. Les mesures... 3 5. LA SIMULATION... 30 6. LES RESULTATS... 3 7. PROBLEME RENCONTRE... 33 III) ETUDE DU COMPORTEMENT NON-LINEAIRE D UN TRANSISTOR BIPOLAIRE EN 30NM A 60GHZ... 34. PRESENTATION DU SUJET... 34. LE TRANSISTOR... 34 3. SCHEMA PETIT-SIGNAL... 35 4. NON-LINEARITE DES COMPOSANTS... 38 a. Implémentation du schéma équivalent petit-signal non linéaire... 38 b. alidation du schéma équivalent à GHz... 4 c. alidation du schéma équivalent à 60GHz... 4 d. Seconde méthode d implémentation du schéma équivalent petit-signal non linéaire... 43 5. RESULTATS... 44 CONCLUSION... 45 LEXIQUE... 46 REFERENCE... 47 4

Introduction Les équipes RF TR&D et R&D TE de STMicroelectronics ont pour mission de démontrer la fonctionnalité des technologies les plus récentes, dont celles en développement. Aujourd hui, une des technologies en développement est le 3nm. Nous entendons par 3nm la longueur de grille du transistor la plus petite réalisable. Cette technologie a été développée en collaboration avec le centre R&D d IBM situé à Fishkill. Ainsi, des circuits de test ont été conçus dans cette technologie 3nm. Ces circuits sont conçus à l aide de simulateurs. Chaque composant du circuit est décrit à l aide d équations : tous les composants disponibles constituent le design kit (DK). Dès lors, le premier objectif de mon stage est de vérifier qu un transistor MOS du DK, dans la technologie 3nm, est correctement décrit en termes de comportement non-linéaire. Il s agit alors de valider la distorsion du transistor, en assurant une cohérence entre mesures et simulations. Le transistor étudié utilise le modèle «CMOS03 lvtnfet_rf». Il est utilisé dans un amplificateur faible bruit (en anglais Low Noise Amplifier = LNA). Nous effectuerons alors une étude d optimisation du gain en fonction de ses impédances d entrée et de sortie. Cette dernière nécessite l utilisation d un banc load-pull. STMicroelectronics développe également des technologies bipolaires, technologies performantes en RF. L une d entre elles est la technologie BiCMOS9MW qui permet l utilisation de transistors MOS et bipolaires aux fréquences millimétriques (typiquement pour des applications fonctionnant à des fréquences de 60GHz et de 77GHz). Ainsi mon second objectif consiste en l étude du comportement non-linéaire d un transistor bipolaire de la technologie BiCMOS9MW à une fréquence de 60GHz. Pour se faire, un schéma petitsignal a été choisi et les non-linéarités de chaque élément du schéma ont été déterminées. Ainsi, il est possible d identifier les éléments ayant un impact prédominant sur le comportement non-linéaire du modèle et dès lors de tenter de minimiser leur impact. Par conséquent, mon rapport se composera de trois chapitres. Le premier présentera l entreprise dans laquelle j ai effectué mon stage. Le second chapitre s intéressera à la caractérisation load-pull d un transistor MOS en 3nm à GHz et à sa validation à l aide de comparaisons entre mesures et simulations. Enfin, le troisième chapitre sera consacré à l étude du comportement non-linéaire d un transistor bipolaire en technologie BiCMOS9MW à une fréquence de 60GHz. 5

I) Présentation de l entreprise. ST Monde a. Description de l entreprise STMicroelectronics est un fabriquant mondial indépendant de semi-conducteurs. Elle a été créée en 987 suite à la fusion de la société italienne SGS Microelettronica et de la société française Thomson Semi-conducteurs. Depuis sa création, STMicroelectronics a progressé à un rythme supérieur à celui de l industrie des semi-conducteurs dans son ensemble. Le groupe compte environ 50.000 employés, 6 unités de recherche et développement avancées, 39 centres de conception et d application, 3 principaux sites de fabrication et 78 bureaux de vente dans 36 pays. STMicroelectronics est présent sur tous les continents. La société mère STMicroelectronics N. est de droit hollandais (enregistrée à Amsterdam), mais la direction est regroupée en grande partie sur le site de Genève en Suisse. En 008, le chiffre d affaire de la société était de 0 milliards de dollars. Ce qui la place au cinquième rang mondial sur le marché des semi-conducteurs. La société se classe également comme premier fabricant de semi-conducteurs au niveau européen juste devant Infineon et loin devant NXP (anciennement Philips Semiconductors). STMicroelectronics développe, conçoit et vend une vaste gamme de circuits intégrés destinés à des applications très variées. Le groupe propose un large portefeuille de produits (environ 3.000 familles de produits) dont les applications sont réparties dans 5 grands secteurs, que sont : - les communications (téléphones portables), - les périphériques de PC (modem, imprimantes), - le grand public (T, HiFi, console de jeux vidéo), - l automobile (ABS, GPS), - et l industrie (carte de contrôle). b. Fabrication des semi-conducteurs La fabrication des semi-conducteurs se divise en grandes parties, que constituent le front-end et le back-end. Le «front-end» Cette activité consiste à produire des puces sur des plaquettes de silicium (wafers) et d en tester la fonctionnalité. La fabrication des puces se fait essentiellement en Europe et à Singapour. Pour parvenir à une performance de pointe, les équipements utilisés en salle blanche mettent en œuvre les technologies les plus avancées afin de réaliser des motifs submicroniques sur la plaquette. L air de la salle blanche, ainsi que les produits chimiques utilisés, doivent être les plus purs possibles afin de réduire au maximum la contamination particulaire. 6

Le «back-end» Les puces achevées dans les usines de «front-end» sont envoyées dans les usines de «back-end» pour être assemblées dans des boîtiers. Pour ce faire, les puces sont découpées de la plaquette puis sont collées sur un support. Des fils en or (bonding) sont ensuite soudés afin de relier la puce aux connexions du boîtier, avant d être moulée dans de la résine. Les circuits intégrés sont ensuite testés, marqués, emballés et expédiés aux clients qui les assembleront sur des circuits imprimés.. ST Crolles Crolles est un site clef de l'entreprise STMicroelectronics, car les technologies les plus avancées du groupe y sont développées et fabriquées. La photo montre le site de Crolles. Celui-ci regroupe près de 4.000 employés (chiffre de 008) travaillant dans différents domaines. Nous retrouvons sur le site, une forte activité R&D, regroupant procédé, librairie et CAO (Conception Assisté par Ordinateur), mais également les lignes de production les plus avancées de STMicroelectronics. Le site de Crolles est le premier à travailler sur des wafers de 300mm de diamètre. Sur le site nous distinguons deux salles blanches, toutes deux capables de produire des technologies CMOS et BiCMOS : Crolles utilisant des technologies allant de 0,35 m à 0,8 m sur wafer de 00mm et Crolles utilisant des technologies allant de 90nm à 45nm sur wafer de 300mm. Les principales applications du site de production de Crolles sont : - les System on Chip haute densité, - les circuits RF, - les imageurs et les circuits pour la téléphonie mobile et l automobile. Photo : Site de Crolles 7

La création du site de Crolles résulte d'un partenariat (Grenoble 9) signé en 990 entre SGS-Thomson et le CNET (R&D de France Telecom) pour la réalisation et l exploitation commune d un centre de R&D sur les technologies silicium submicroniques. En 99, Philips signe un accord avec SGS-Thomson pour développer ensemble les nouvelles technologies de fabrication et participer ainsi de façon minoritaire au projet. La première unité de fabrication 00mm du groupe (Crolles ) est alors inaugurée le 9 septembre 993 par le ministre de l Industrie, Mr Gérard Longuet, et le maire de Grenoble, Mr Alain Carignon. En avril 00, STMicroelectronics, Philips et Motorola (devenue Freescale) signent un accord de partenariat de 5 ans pour la création à Crolles d un nouveau centre de recherche R&D commun pour le développement de nouvelles générations nanométriques (noeuds technologiques de 90nm à 3nm) sur wafers de 300mm. La société taïwanaise TSMC, premier fondeur mondial, est aussi partenaire de l accord tripartite afin de mettre en œuvre à Taïwan les technologies et compléter ainsi la capacité de production des trois sociétés. Il s agit de l Alliance Crolles. Le 7 février 003, l unité 300mm est inaugurée par Mr le Président Jacques Chirac. Au début du mois d août 006, Philips crée NXP (Next experience) qui fera partie de l Alliance Crolles. En 008, NXP et Freescale quittent l alliance et une joint-venture ST-NXP wireless se crée et devient ST-Ericsson en 009. Après ces défections, STMicroelectronics décide de rejoindre IBM dans le cadre de l alliance «CMOS Technology Alliance» dont font également partie Infineon, Chartered (fonderie de Singapour), Samsung et Freescale. Cette alliance consiste en le développement des technologies 3nm et nm pour une fabrication sur des wafers de 300mm. Le diagramme indique l organigramme de STMicroelectronics. Durant mon stage, je faisais partie du groupe Technology R&D dirigé par Mr J-M Chery. Diagramme : Organigramme de STMicroelectronics 8

II) Etude load-pull et validation du comportement nonlinéaire d un transistor MOS en 3nm à GHz. Présentation du sujet Comme nous l avons vu dans l introduction, la technologie 3nm est une technologie en développement. C est pourquoi il est intéressant de s intéresser au comportement nonlinéaire du transistor MOS dans cette technologie. Pour se faire, il convient de montrer que la description du comportement non-linéaire du transistor (en simulation) correspond à la réalité (aux mesures). Cette étape est très importante pour connaître le comportement des futurs circuits comportant ce transistor. De plus, ce transistor a été utilisé dans la conception d un LNA. D où l importance d optimiser le gain de ce dernier lors de l étude du comportement non-linéaire, de sortes à se retrouver dans un cas proche de la pratique, c est à dire avec des impédances d entrée et de sortie différentes de 50. Cette optimisation du gain en fonction des impédances d entrée et de sortie a été réalisée grâce à un banc load-pull. Celui-ci (grâce à des tuners) permet de faire varier les impédances de source et de charge sur tout l abaque de Smith. La validation de la technologie 3nm et l optimisation load-pull ont été effectuées pour deux points de polarisation : DS =0.9, I D =0mA et DS = 0.447, I D =8.3mA. Dans la première partie de ce chapitre, un rappel théorique sur la notion de nonlinéarité sera effectué. Ensuite une description du banc load-pull sera présentée. Enfin, une explication des mesures et des simulations sera menée avant d interpréter les résultats.. Théorie sur le concept de non-linéarité Le décibel : db a. Rappel sur les unités Puissance : Tension : P P Le dbmilliwatt : dbm db db = 0 log = 0 log P P W Le dbm est la puissance exprimée par rapport à milliwatt. Donc mw correspond à 0dBm. P P dbm = 0 log Watt 3 0, le 0-3 correspond à mw. 9

b. Le concept de non-linéarité Considérons un système non-linéaire, la relation entre la sortie S et l entrée E peut s écrire : S = k E + k E + k 3 E 3 +.. + k n E n avec k E : le fondamental du signal, et k n E n : la composante non-linéaire d ordre n. Etudions tout d abord la réponse d un système non-linéaire à un signal d entrée à une seule fréquence, puis sa réponse à un signal d entrée composé de fréquences. Signal d entrée à une seule fréquence Considérons un signal sinusoïdal en entrée d un système non-linéaire d ordre 3 : E = A cos (w t) La figure représente les sorties d un système linéaire et non-linéaire. Le signal de sortie linéaire a pour équation : S lin = k 0 + k E. Figure : Point de compression à db Alors que le signal de sortie non-linéaire au 3 ème ordre a pour équation : S = k 0 + k E + k E + k 3 E 3. Etudions la réponse d un système non-linéaire en développant la sortie : 3 S = k A + (k A + k 4 3 A 3 ) cos (w t) + k A cos ( w t) + 4 k 3 A 3 cos (3 w t) La composante fondamentale du signal de sortie a une amplitude de : amplitude = k A ( + 4 3 A k 3 ). k 0 0

Rechercher l IIP (Input Intercept Point : le point de compression à db en entrée) revient à rechercher l amplitude du signal d entrée pour laquelle le signal de sortie est atténué de db par rapport à sa réponse linéaire. Nous pouvons en déduire l OIP (Output Intercept Point : le point de compression à db en sortie) et IIP (Input Intercept Point : le point de compression à db en entrée). La réponse linéaire du signal d entrée est : S lin = k E = k A cos (w t). D où k IIP se déduit de l équation : 4 (S) db = (S lin ) db db => A IIP = sqrt( 3 4 Ainsi IIP db = 0 log (A IIP ) = 0 log ( 3 et OIP db = IIP db + 0 log (k ). k k 3 ( - 0 -/0 )). k ) 9.64dB k 3 Maintenant que nous connaissons la réponse d un système non-linéaire à un signal d entrée à une seule fréquence, étudions la réponse du système à un signal d entrée composé de deux fréquences. Signal d entrée composé de deux fréquences Considérons un signal comportant -tons en entrée d un système non-linéaire d ordre 3 : E = A (cos (w t) +cos (w t)) Le signal de sortie est : S = k 0 + k E + k E + k 3 E 3. En développant, nous obtenons : 3 S = k 0 + k A [cos (w t) + cos (w t)] + + 4 k 3 A 3 [cos (( w w ) t) + cos (( w w ) t)] + La figure illustre la sortie d un système non-linéaire aux fréquences fondamentale et d intermodulation d ordre 3. Le point d interception d ordre 3 (IIP3 en entrée, OIP3 en sortie) est aussi représenté sur la figure. Il correspond à la valeur virtuelle de la tension pour laquelle le niveau du fondamental serait égal au niveau de la raie IM3 (w -w et w w ).

Figure : Détermination du point d interception d ordre 3 Nous pouvons déduire A IIP3 des équations : k A IIP3 = 4 3 k3 AIIP3 3 => A IIP3 = sqrt [ 3 4 d où : IIP3 db = 0 log(a IIP3 ) = 0 log ( 3 4 et OIP3 db = IIP3 db + 0 log (k ) = log ( 3 4 k ) k 3 k k 3 ). k ] k 3 Nous connaissons maintenant l IP et l IP3, étudions donc les relations entre les deux. Relation entre IP et IP3 Des relations existent entre l IP et l IP3. Ainsi, si l IP est connu alors l IP3 peut être calculé et inversement. En effet, nous avons les relations : IIP3 db = IIP db + 9.64 OIP3 db = OIP db + 0.63 En connaissant les points m et m et les pentes des droites H (harmonique représentant le fondamental du signal) et IM3 (intermodulation d ordre 3), le point IP3 peut être calculé. Les équations des droites H et IM3 sont : Y H = Y m + (x X m ) Y IP3 = Y m + 3 (x X m ). Comme le montre la figure 3, le point IP3 se trouve à l intersection des droites, donc Y H =Y IP3 pour x=x ip3.

Figure 3 : Représentation des droites H et IM3 Y m + (X ip3 X m ) = Y m + 3 (X ip3 X m ) => X ip3 = Et nous trouvons Y ip3 = Y m + (X ip3 X m ) = Y m + Nous avons alors: Xip3 = Y m m Y + X m Y Y m m + X m. Y Y m m 3 + X m X m = Ym Ym. Y ip3 = 3 Ym Ym. Après avoir introduit l IP, l IP3 et leurs relations, étudions le facteur de bruit d un composant. c. Facteur de bruit Tous les composants actifs rajoutent du bruit à un signal. Pour connaître la dégradation du rapport signal / bruit lors de la traversée d un composant (par exemple un amplificateur), le facteur de bruit est défini comme suit : facteur de bruit = signal/ bruit en entrée signal/ bruit en sortie Ce facteur est généralement exprimé en db et plus il se rapproche de 0dB, plus le composant actif est silencieux. L amplificateur faible bruit (LNA) est principalement utilisé dans les chaînes de réception RF. Il permet d amplifier le signal arrivant de l antenne sans rajouter beaucoup de bruit. 3 3

Trois paramètres sont très importants pour le LNA : l IIP3 : plus l IIP3 est grand, plus la distorsion est faible. C'est-à-dire que le signal de sortie a la même forme que le signal d entrée, le facteur de bruit : il doit être le plus faible possible pour que le LNA soit très silencieux, le gain : le but du LNA est une amplification, donc cette amplification doit être la plus grande possible. Ainsi, un LNA est composé d un compromis entre ces 3 grandeurs. Dans le cadre de la validation load-pull, nous nous intéresserons uniquement aux critères d IIP3 et de gain. 3. Le banc load-pull Durant mon stage, un banc load-pull a été utilisé pour optimiser le gain du transistor en fonction de ses impédances de source et de charge. Mais comment fonctionne un banc load-pull et quel est le principe du load-pull? Le load-pull est une technique de mesure apparue dans les années 970. Elle permet la caractérisation d un circuit pour optimiser ses performances ou pour analyser son comportement dans des environnements différents (polarisation, température, charge d entrée/sortie différentes de 50 ). Dans notre cas, cette technique utilise deux tuners, un de source et un de charge, permettant de faire varier les impédances d entrée et de sortie. Nous pouvons alors imposer les impédances de source et de charge au fondamental, c'est-àdire à la fréquence de travail (GHz), mais nous subissons les impédances aux autres fréquences (harmoniques, intermodulations). Ces impédances sont directement liées à l architecture des tuners. Pour l étude à mener, nous allons optimiser le gain transductique (Gt db = P out P disponible ) du transistor. Générateur RF f0 Error! @f et f Psource Wattmètre Source DC Sonde Coupleur de PA puissanc e Pointes RF Atténuateur Isolateur f0 f0 Té de Tuner Fondamental Prober polarisation de Source Pdispo Pout Tuner Fondamental de Charge Figure 4 : Synoptique du banc load-pull PB 4 4

Un banc load-pull est composé de différents éléments comme l illustre la figure 4. Nous allons décrire les principaux éléments dans ce qui suit. a. Station sous-pointe Une station sous-pointe permet d effectuer des mesures avec des pointes. Durant mon stage, nous avons utilisé la station «k Summit» de Cascade Microtech. Celle-ci est semiautomatique, c est-à-dire que certaines tâches sont automatisées (par exemple les déplacements sur le chuck = plateau). b. AR L'analyseur de réseau vectoriel (AR et en anglais ectoriel Network Analyzer = NA) permet de mesurer les paramètres S d'un composant ou d'un circuit. Pour cela, il envoie une faible puissance dans un port puis mesure le signal transmis et le signal réfléchi. Il existe des AR ou 4-ports. Pour nos mesures, un AR -ports a été utilisé. Pour avoir des mesures précises et correctes, l AR doit être étalonné, c'est-à-dire que les plans de référence doivent être ramenés au bout des câbles (ou des pointes). c. Analyseur de spectre Un analyseur de spectre permet de connaître le spectre d un signal, c est-à-dire qu il affiche les amplitudes des différentes composantes spectrales. Durant nos mesures -tons à f =GHz et f =.05GHz, il a permis de connaître la puissance en H (harmonique, représente la fondamental du signal), H (harmonique ), H3 (harmonique 3), IM (intermodulation d ordre ) et IM3 (intermodulation d ordre 3). Le tableau nous donne toutes les fréquences utilisées pour nos mesures. Hu = f =,05GHz Hl = f =,00GHz IMu = f + f = 4,05GHz IM3u = f -f =,0GHz IMl = f f = 0.05 GHz IM3l = f -f =.95GHz Hu = f = 4,0GHz H3u = 3f = 6,5GHz Hl = f = 4,00GHz H3l = 3f = 6,00GHz Tableau : Fréquences utilisées pour nos mesures d. Les tuners Les tuners fondamentaux utilisés par STMicroelectronics sont des tuners électromécaniques passifs de marque Focus Microwaves. Ils fonctionnent dans la bande 0.8GHz 8GHz et sont contrôlés par un PC grâce à une liaison TCP/IP. Un tuner est composé d une sonde qui se déplace dans un chariot le long d une ligne 50 à l aide de moteurs pas à pas. Sa direction est soit horizontale pour faire varier la phase (φ fo ), soit verticale pour faire varier le module du coefficient de réflexion ( ). Les moteurs utilisés provoquent peu de vibrations, c est pour cela que ces tuners sont adaptés aux mesures sous pointes. Par contre, les tuners sont composés d éléments passifs, donc le module du (à f 0 ) 5 5

est toujours inferieur à. Pendant nos mesures à GHz, le module maximal synthétisable est de 0.85. Pour résumer, les tuners fondamentaux permettent de générer n importe qu elle impédance de l abaque de Smith, pour une fréquence comprise entre 0.8GHz et 8GHz. Durand nos mesures, nous n avons utilisé que des tuners fondamentaux, mais STMicroelectronics possède aussi des tuners harmoniques. Ils fonctionnent dans la bande.6ghz-8ghz et permettent de régler la phase à f 0 et à 3f 0. Un tuner harmonique est composé de résonateurs 4 (un pour chaque harmonique) qui se déplacent le long d une ligne 50. Chaque résonateur est composé de deux sondes dont l écart est réglable. Le module des coefficients de réflexion n est pas réglable mais, du fait de la constitution des résonateurs, il est très élevé (0.98 à.6ghz ). Le tuner harmonique permet donc un balayage des phases aux fréquences f 0 et 3f 0. Aujourd hui, il existe des tuners harmoniques où le module et la phase des harmoniques sont réglables. e. Les sondes coplanaires Une sonde coplanaire permet de connecter le système de mesure au dispositif sous test (DST et en anglais Dispositif Under Test = DUT). Il existe différentes types de sondes (pour la RF, la polarisation DC...) et durant les mesures, des sondes GSG (Ground Signal Ground) ont été utilisées. Celles-ci sont spécialement dédiées à la RF et possèdent trois aiguilles, dont l aiguille du milieu qui conduit le signal et les deux autres qui sont reliées à la masse. En général, les aiguilles sont distantes de 00 ou 50 m (cette distance est appelée pitch). Lors de l étalonnage des pointes, celles-ci doivent être parfaitement planes. Pour cela elles sont posées sur un substrat d alumine (blanc) recouvert d une fine couche d'or, et en fonction des traces laissées, l inclinaison de la sonde est ajustée pour qu elle soit parfaitement plane. Les traces laissées par une sonde non plane et une sonde plane sont illustrées à l aide de la figure 5. Figure 5 : Traces laissées par des sondes sur le substrat de contact 6 6

Ensuite, l étalonnage se poursuit grâce à un kit de d étalonnage. Celui-ci possède un c/c (court-circuit et en anglais short), une charge 50 (en anglais load) et une ligne nulle (en anglais thru, qui est une ligne de longueur 00 m équivalent à un retard de ps). Pour mesurer un c/o (circuit ouvert et en anglais open) les pointes sont laissées en l air. f. Les câbles RF Les câbles RF permettent de connecter le système de mesure au DST. Deux types de câbles RF existent : les flexibles et les semi-rigides. Lors des manipulations, il faut faire attention à ne pas trop bouger les câbles car cela fait varier la phase du signal. Un câble RF de bonne qualité est un câble qui induit un minimum de pertes (par exemple 0.dB de perte pour un signal à GHz le long d un câble de.5 mètres). g. Les connecteurs RF Il existe une multitude de connecteurs RF. Ceux-ci permettent de relier les câbles aux différents éléments ou les éléments entre eux. En général, chaque connecteur est soit mâle, soit femelle. Mais certains sont dits hermaphrodites, c'est-à-dire que tous les embouts peuvent être reliés entre eux. Les bons connecteurs induisent peu de pertes et font peu varier la phase du signal. h. Les coupleurs Dans notre système de mesure, le coupleur sert à prélever une partie du signal pour connaître exactement la puissance envoyée à notre DST. De façon schématique, un coupleur est composé de deux lignes parallèles qui s'échangent de la puissance. i. Les atténuateurs Les atténuateurs permettent de réduire la puissance du signal. Durant les mesures, un atténuateur de 0 db a été utilisé pour réduire la puissance de sortie, afin de protéger l'analyseur de spectre. j. Les isolateurs Un isolateur permet de ne laisser passer le signal que dans un seul sens et sur une certaine bande de fréquence. Un isolateur de bonne qualité possède un S =0dB et un S le plus petit possible. Pour nos mesures, un isolateur a été utilisé pour protéger le générateur contre un éventuel retour de puissance. 7 7

k. Les tés de polarisation Les tés de polarisation permettent de polariser un transistor en courant continu sans impacter sur la RF. Comme l illustre la figure 6, de façon schématique, le té est représenté par une capacité qui bloque le courant continu et par une self qui bloque le signal RF. Figure 6 : Schéma d un té de polarisation 4. La mesure Un banc de mesure composé d éléments de très bonne qualité peut faire des mesures erronées. Pour effectuer des mesures valides le banc doit être étalonné. Une mesure est dite valide si elle est reproductible. C'est-à-dire qu avec le même DST, les résultats doivent être retrouvés avec n importe quel équipement de test. L étalonnage du banc permet de connaître les erreurs introduites par le banc de mesure et de ramener les plans de référence à l entrée et à la sortie du DST. Différentes méthodes d étalonnage sont possibles. Elles sont basées sur la mesure de standards connectés à la place du DST. Durant mon stage, j ai effectué deux méthodes d étalonnage (SOLT et LRM). Ces méthodes seront décrites aux paragraphes c et d. a. Plans de référence Durant les mesures, le banc et le DST forment un ensemble complexe. Pour effectuer une mesure, il faut séparer notre banc de mesure de notre DST. Les plans de référence traduisent cette séparation. Ils se définissent par la mesure des paramètres S des différents blocs constitutifs du banc. Le plus souvent, les plans de référence se situent au bout des pointe, ou au bout des connecteurs. Dans notre cas, ils sont au bout des pointes RF. b. Graphe de fluence Lors d une mesure, les graphes de fluence sont utilisés pour représenter notre système avec toutes ses erreurs. Par exemple, la figure 7 représente le graphe de fluence à 8 termes d erreur d un AR. Ce graphe est composé de nœuds et d'arcs. Ainsi, pour connaître les 8 8

paramètres S de notre DST, il faut connaître tous les termes d'erreur de l AR, c'est-à-dire qu'il faut étalonner notre système de mesure (ici notre AR). Pour cela il existe différentes méthodes, nous allons expliquer brièvement deux d'entre elles ci-dessous. Figure 7 : Graphe de fluence à 8 termes d erreurs de l AR c. Méthode SOLT (Short, Open, Load, Thru) Actuellement, la méthode d étalonnage SOLT est la plus utilisée. Elle calcule les erreurs à partir des standards c/c, c/o, charge et ligne nulle. Ceux-ci doivent être connus avec précision pour avoir un étalonnage précis. De façon empirique, un étalonnage SOLT est valable lorsque la mesure de S et de S d un c/c ou d un c/o est comprise entre 0.05 db. La phase aussi doit aussi être vérifiée : φ = 80 pour un c/c et φ = 0 pour un c/o. d. Méthode TRL/LRM (Thru Reflect Line / Line Reflect Match) Cette méthode calcule les termes d'erreurs à partir d'une réflexion (c/c ou c/o), d'une charge 50, d'un thru et d'une ligne. Pour que la méthode soit valable, il faut que la longueur de la ligne soit connue avec précision. De façon empirique, l étalonnage est valable si pour un thru, nous avons S = 0dB, S <-40dB et S <-40dB. e. Méthode 3R La méthode 3R permet d obtenir les paramètres S d un dispositif qui à deux connecteurs différents. C est le cas, par exemple, pour l ensemble tuner+pointe. Aucun kit d étalonnage n existe en connecteur/pointe d où l idée de calibrer l AR en -port dans le plan du câble. Puis de réaliser 3 mesures -port sur le kit d étalonnage des pointes (c/c, c/o, charge). Le schéma de la mesure est représenté sur la figure 8. En supposant que S=S pour l élément (tuner + pointe) nous accédons au fichier.sp désiré. 9 9

Figure 8 : Mesure en -port du (tuner + pointe) f. Le programme de mesure load-pull Les mesures load-pull sont effectuées grâce à un programme de Focus Microwaves appelé WinCCMT. Ce programme permet de contrôler les tuners ainsi que tous les éléments du banc grâce à une liaison TCP/IP. Un imprime-écran du programme est présenté en figure 9. Le programme permet de faire varier les tuners dans différentes conditions, telles que : «matched verification» : c est-à-dire que les deux tuners sont conjugués (Z l =Z s * ), load-pull : le tuner de source est fixe et le tuner de charge décrit tout l abaque de Smith, source-pull : le tuner de charge est fixe et le tuner de source décrit tout l abaque de Smith. De plus, grâce à sa liaison TCP/IP, le programme mesure et enregistre les données voulues par l utilisateur. Sur l imprime-écran de la figure 9, les valeurs des impédances de source et de charge sont indiquées sur les abaques de Smith. Ces valeurs peuvent être choisies par l utilisateur grâce au «Manual Tune and Measure» (en bas à droite). La polarisation de notre DST est contrôlée grâce au «DC Settings» (en bas à gauche). 0 0

Figure 9 : Programme WinCCMT de Focus Microwaves Grâce aux méthodes SOLT, TRM et 3R, les paramètres S de chaque élément du banc sont mesurés : bloc_in.sp (chaîne d entrée), isource.sp (le tuner de source + pointe), iload.sp (pointe + le tuner de charge) et bloc_out.sp (chaîne de sortie). Comme le montre la figure 0, une fois l étalonnage terminé, nous pouvons générer le setup du banc en rentrant chaque fichier dans le programme. Ainsi les plans de référence seront ramenés au niveau du DST. Figure 0 : Programme WinCCMT pour le setup du banc

Gain (db) Pour vérifier l étalonnage, tous les matins un test de linéarité était effectué. Ce test consiste en un balayage en puissance sur un thru. De plus, une mesure load-pull en «matched vérification» (Z s = Z l * ) sur un thru, à une puissance donnée, était effectuée. Les tests de linéarité sont représentés par la figure. Nous pouvons remarquer que le gain reste constant au cours du temps. Les seules variations sont pour les très petites puissances (de -30 à -5 dbm). Je pense qu elles sont dues aux imprécisions de mesure (notamment celles des sondes de puissance). De plus, notre étalonnage est correct car le gain est compris entre +0/-0.dB (marge d erreur admise +/- 0.3dB). 0.3 0. 0. 0-0. -0. -0.3-30 -5-0 -5-0 -5 0 Pdisponible(dBm) LT_50_50_7_05 LT_50_50_8_05 LT_50_50_9_05 LT_50_50_0_05 LT_50_50_0_05_bis LT_50_50_4_05 LT_50_50_30_05 Figure : Gain des tests de linéarité du 7 mai au 30 mai Figure : Contour de linéarité en «matched vérification» (Z l =Z s * ) du 8 mai, à Pdisponible = -0dBm Figure bis : Contour de linéarité en «matched vérification» (Z l =Z s * ) du 9 mai, à Pdisponible = -5dBm

Comme le montrent les contours de linéarité des figures et bis, l étalonnage se dégrade au cours du temps, mais il est quand même bon pendant plus d une semaine. Pour les impédances avec un élevé, une perte de précision est observée. g. Les mesures Après avoir bien étalonné le banc, les mesures peuvent commencer. Celles-ci se décomposent en deux parties distinctes : une optimisation load-pull à GHz, des mesures- tons à f =GHz et f =,05GHz. Durant l optimisation load-pull, nous nous plaçons tout d abord en CW (Continuous Wave), c'est-à-dire que le signal d entrée possède une seule fréquence. Dans notre cas f=ghz. Puis nous effectuons les 5 étapes de l optimisation load-pull décrites ci-dessous. A la fin, nous connaissons les impédances de source et de charge qui optimisent le gain transductique du transistor. Pour les mesures -tons, le signal d entrée est tout d abord composé d une fréquence (f =GHz puis f =,05GHz). Un balayage en puissance est effectué pour connaître l IP pour chacune des deux fréquences pour toutes les combinaisons possibles des impédances de source et de charge (50 /50, 50 / Zl opt et Zs opt / Zl opt ). Ensuite le signal d entrée est modifié pour être composé de deux tons aux fréquences f et f (f =GHz et f =.05GHz) et avec des niveaux puissance identiques. Un balayage en puissance est aussi effectué pour toutes les combinaisons possibles des impédances de source et de charge (50 /50, 50 / Zl opt et Zs opt / Zl opt ). Le fondamental, l H, l H3, l IM et l IM3 sont mesurés. Toutes les mesures effectuées seront comparées aux simulations. Dans ce qui est présenté, toutes les mesures sont décrites pour le point de polarisation 0mA. Mais le même travail a aussi été effectué pour la polarisation 8.3mA. Comme nous l avons vu précédemment, la première partie des mesures est l optimisation load-pull. Celle-ci se décompose en cinq étapes, qui sont : a) un balayage en puissance 50 /50, b) détermination de l impédance optimale de charge avec un contour load-pull (Zs reste sur 50 ), c) un balayage en puissance 50 / Zl opt, d) détermination de l impédance optimale de source avec un contour source-pull (Zl reste optimale), e) un balayage en puissance Zs opt / Zl opt. Ces étapes sont décrites plus précisément dans ce qui suit. 3 3

Pout [dbm] a. Balayage en puissance 50 /50 Un balayage en puissance est effectué avec Zs=50 et Zl=50.Le résultat est illustré par la figure 3. 0 5 0-5 -0-5 -0-35 -30-5 -0-5 -0-5 0 Pdisponible [dbm] 0mA_50_50 Figure 3 : Balayage en puissance avec Zs=50 et Zl=50 Le point de compression à db est obtenu pour P disponible =-6dBm. b. Contour load-pull P disponible est fixée à -6dBm et un contour load-pull est effectué. C'est-à-dire que l'impédance de sortie (donné par le tuner de charge) parcourt tout l'abaque de Smith et pour chaque impédance donnée, le gain est mesuré ainsi que les autres performances du transistor (gain, puissance ). Le résultat est illustré par la figure 4. 4 4

Pout [dbm] Figure 4 : Contour load-pull pour l optimisation du gain lorsque I D =0mA Grâce au contour load-pull, nous connaissons l impédance de charge qui optimise le gain du transistor. Cette impédance optimale est Zl opt = (34. + j0.03). c. Balayage en puissance 50 / Zl opt Maintenant, l impédance de charge est fixée à sa valeur optimale soit Zl opt = (34. + j0.03) et l impédance de source est laissée sur 50. Un balayage en puissance est alors effectué. Le résultat est illustré par la figure 5. 0 5 0-5 -0-5 -0-35 -30-5 -0-5 -0-5 0 Pdisponible [dbm] 0mA_50_50 0mA_50_Opt Figure 5 : Balayage en puissance avec Zs=50 et Zl=Zl opt Le point de compression à db est obtenu pour P disponible =-4dBm. 5 5

Pout [dbm] d. Contour source-pull P disponible est fixé à -4dBm et un contour source-pull est effectué. Ce contour est identique au load-pull sauf que le tuner qui bouge est le tuner de source. Le résultat est illustré par la figure 6. Figure 6 : Contour source-pull pour l optimisation du gain lorsque I D =0mA Grâce au contour source-pull, nous connaissons l impédance de source qui optimise le gain du transistor. Cette impédance optimale est Zs opt = (64.57 + j0.0). e. Balayage en puissance Zs opt / Zl opt Maintenant, l impédance de charge est fixée à Zl opt = (34. + j0.03) et l impédance de source est fixée à Zs opt = (64.57 + j0.0). Un balayage en puissance est de nouveau effectué. Le résultat est illustré en figure 7. 5 0 5 0-5 -0-5 -0-35 -30-5 -0-5 -0-5 0 Pdisponible [dbm] 0mA_50_50 0mA_50_Opt 0mA_opt_opt Figure 7 : Balayage en puissance avec Zs= Zs opt et Zl=Zl opt 6 6

Gain [db] Nous pouvons remarquer que l optimisation des impédances de source et de charge permet bien une amélioration du gain. Le point de compression à db est obtenu pour P disponible =-7dBm. Le même travail a été effectué pour la polarisation I D =8.3mA. Un récapitulatif des deux polarisations du transistor est présenté dans le tableau. Les impédances optimales trouvées sont résumées dans le tableau 3. Polarisation ds () Id (ma) gs () P 0.9 0 0.43 P 0.447 8.3 0.478 Tableau : Points de polarisation du transistor Source 50 Zs= (50.07 j 0.4) Gs=0.003 < 85.06 Opt P Zs= (64.57 j 0.0) Gs=0.699 < 38.6 Charge Zs= (50.94 j.56) Gs=0.08 < 30.9 Zs= (34. j 0.03) Gs=0.95 < 4.93 Opt P Zs= (59. j 3.6) Zs= (34.64 j 9.89) Gs=0.774 < 35.5 Gs=0.89 < 4.50 Tableau 3 : Impédances utilisées Nous pouvons remarquer que le gain augmente bien avec l optimisation de la charge et de la source, comme l illustre la figure 8. 30 8 6 4 0 8 6 4 0-35 -30-5 -0-5 -0-5 0 Pdispo [dbm] 0mA_50_50 0mA_50_Opt 0mA_opt_opt Figure 8 : Gain du transistor en fonction des impédances de source et de charge pour I D =0mA 7 7

Pour la polarisation de 0mA nous obtenons : Gt_non_optimisé= 5.7dB Gt_optimisé = 7.5dB Pour la polarisation de 8.3mA nous obtenons : Gt_non_optimisé= 4.6dB Gt_optimisé = 5.4dB L optimisation de nos impédances permet une amélioration du gain de l ordre de db, ce qui prouve l importance et l utilité de l optimisation load-pull. A ce stade des mesures, nous connaissons les impédances de source et de charge qui optimisent le gain du transistor. Nous pouvons donc passer à la deuxième partie des mesures, à savoir un balayage en puissance avec un signal -ton puis -tons pour toutes les combinaisons possibles des impédances de source et de charge (50 /50, 50 / Zl opt et Zs opt / Zl opt ). La figure 9 illustre le synoptique du banc utilisé. RF Générateur Generator RF (f @f + and f f) Analyseur de spectre P source Source DC Coupleur 50 P spectrum Pointes RF Atténuateur Isolateur Té de f 0 f 0 Tuner fondamental Prober Tuner fondamental polarisation de source P disponible P out f 0 de charge Figure 9 : Synoptique du banc pour la mesure en puissance Au départ, nous laissons le signal d entrée à une seule fréquence pour mesurer l IP. Les mesures des fondamentaux sont illustrées en figure 0 avec 50 comme impédances de source et de charge. 8 8

Pspectrum (dbm) Pspectrum (dbm) Pspectrum (dbm) 0-5 -0-5 -0-5 -30-35 -40-45 -35-30 -5-0 -5-0 -5 0 Psource (dbm) f=ghz f=,05ghz Figure 0 : Courbes d un balayage en puissance à GHz et.05ghz sur 50 Nous pouvons remarquer que le point de compression à db est différent pour les fréquences GHz et.05ghz. Ceci peut s expliquer par le fait que l optimisation load-pull été faite à GHz. Donc les impédances optimales sont pour la fréquence GHz. A.05GHz, les impédances sont un peu différentes de par la constitution des tuners. De ce fait, le gain et le point de compression à db sont différents pour f =GHz et f =.05GHz. Ensuite, nous avons injecté en entrée du dispositif un signal composé de fréquences (f =GHz et f =.05GHz). Un balayage en puissance est alors effectué. Les puissances de H, H, H3, IM, IM3 sont mesurées à chaque étape de l'optimisation (50/50, 50/Zl_opt, Zs_opt/Zl_opt) et pour les points de polarisations (0mA et 8.3mA). Les mesures étaient effectuées grâce à un programme informatique. Celui-ci consiste en une séquence TestStand utilisant Labiew pour commander les éléments du banc (l analyseur de spectre, le générateur de signal ). Les résultats sont donnés dans un tableau Excel. Les figures et bis illustrent ces résultats pour la polarisation 0mA. Si les courbes de mesure concordent avec les simulations, alors le modèle CMOS03 lvtnfet_rf sera validé. 0-0 -0-0 -30-40 -50-0 -30-40 -50-60 -70-80 -90-00 -35-30 -5-0 -5-0 -5 0 Psource_f (dbm) Pspectrum_f Pspectrum_f IM_low IM_up IM3_low IM3_up -60-70 -80-90 -35-30 -5-0 -5-0 -5 0 Psource_f (dbm) Pspectrum_f Pspectrum_f Pspectrum_f Pspectrum_f Pspectrum_3f Pspectrum_3f Figure : Mesures de H, IM et IM3 pour la polarisation 0mA avec Zs=Zs opt et Zl=Zl opt Figure bis : Mesures de H, H et H3 pour la polarisation 0mA avec Zs=Zs opt et Zl=Zl opt 9 9

5. La simulation La simulation du transistor est effectuée avec le simulateur Eldo sous Cadence. Eldo permet, entre autre, d'effectuer des simulations DC (en continu), de paramètres S et de puissance. Pour les points de polarisation, le même type de simulations a été effectué. Comme l illustre la figure, le banc de mesure est représenté en simulation par des boîtes.sp. Ces boîtes possèdent les paramètres S mesurés des différents éléments du banc (chaîne d entrée / tuner de source + pointe / pointe + tuner de charge / chaîne de sortie). De plus, les capacités des plots d entrée et de sortie sont représentées par des blocs.sp. Ainsi seul le transistor du design kit, modélisé à l aide d équations, est vraiment simulé. Figure : Schéma de simulation du transistor, sous Eldo Au départ une simulation DC est effectuée avec DS et I D fixes. Nous assurons une cohérence entre le GS mesuré et celui simulé. Un balayage en puissance est aussi réalisé pour valider l évolution du courant DC en fonction de la puissance. Ensuite, après avoir validé la partie DC, une simulation des paramètres S du transistor est effectuée et comparée à la mesure. Une fois cette validation faite, une comparaison entre mesures et simulations en puissance (balayage en puissance -ton et -tons) est effectuée. Le transistor simulé est un modèle recentré : les personnes en charge des modèles de transistors ont caractérisé précisément ce DST et ont ajusté les paramètres de sortes à ce qu une cohérence entre paramètres S soit assurée entre la mesure et la simulation de ce DST. Le modèle est recentré pour la polarisation I D =8.3mA. 30 0

Pout (dbm) Pout (dbm) Pout (dbm) Pout(dBm) Pout (dbm) Pout (dbm) Pout (dbm) Pout(dBm) Pout (dbm) 6. Les résultats oici les courbes qui comparent la chaîne constituée de l ensemble des fichiers.sp à une chaîne identique à laquelle nous avons substitué le fichier.sp du transistor par son modèle du design kit, pour la polarisation 8.3mA. Figure 3 : Comparaison d un balayage à faible puissance du DK et des mesures pour f=ghz et f=.05ghz D après la figure 3, les deux courbes correspondent bien. Notre transistor est validé pour la partie RF en petit signal (Pin faible) pour la polarisation 8.3mA. Les courbes correspondent également pour la polarisation 0mA, donc la validation en petit signal est correcte pour les points de polarisation. Ensuite la figure 4 compare les courbes (H, H, H3, IM, IM3) des mesures et des simulations pour la polarisation 0mA et avec pour condition d impédances Zs=Zs opt et Zl=Zl opt. Les fréquences de H, H, H3, IM et IM3 sont données dans le tableau 4. Hu IM3l -0-30 -40-50 -35-30 -5-0 -5-0 -5 0 Pin(dBm) IMl IMu IM3u -30-40 -50-60 -70-80 -90-35 -30-5 -0-5 -0-5 0 Pin (dbm) -30-40 -50-60 -70-80 -90-35 -30-5 -0-5 -0-5 0 Pin (dbm) Hl Hu -30-40 -50-60 -70-80 -90-35 -5-5 -5 Pin (dbm) -40-50 -60-70 -80-90 -00-0 -30-40 -50-60 -70-80 -90-00 -35-30 -5-0 -5-0 -5 0 Pin (dbm) H3l H3u -40-50 -60-70 -80-90 -00-0 -0-30 -40-50 -60-70 -80-90 -00-0 -35-30 -5-0 -5-0 -5 0 Pin (dbm) -0-30 -40-50 -60-70 -80-90 -00-0 -35-30 -5-0 -5-0 -5 0 Pin (dbm) -0-35 -30-5 -0-5 -0-5 0 Pin (dbm) -0-35 -30-5 -0-5 -0-5 0 Pin (dbm) Figure 4 : Comparaison mesures/simulations pour la polarisation I D =0mA avec Zs=Zs opt et Zl=Zl opt 3

Hl : f = GHz Hu : f =.05 GHz IM3l : f =.95 GHz IMl : f = 0.05 GHz IMu : f = 4.05 GHz IM3u : f =.0 GHz Hl : f = 4 GHz Hu : f = 4.0 GHz H3l : f = 6 GHz H3u : f = 6.5 GHz Tableau 4 : Description des différentes fréquences de la figure 4 Comme le montre la figure 4, les courbes de simulation H, H, H3, IM, IM3 correspondent bien avec les courbes de mesure. Les IP3 mesure/simulation correspondent bien aussi comme le montre le tableau 5. Pour le point de polarisation 8.3mA, les courbes et les IP3 correspondent également. Ainsi nous avons validé le transistor MOS en technologie 3nm. Polarisation Impédances IP3 mesure (dbm) IP3 simulation (dbm) 8.3mA 50Ω / 50Ω 0.63 0.05 8.3mA 50Ω / Zs opt.4 0.46 8.3mA Zl opt / Zs opt 0.34 0.45 0mA 50Ω / 50Ω 3.3.89 0mA 50Ω / Zs opt 4.09 3.54 0mA Zl opt / Zs opt 5 3.53 Tableau 5: IP3 en fonction de la polarisation et des impédances d entrée et de sortie Par contre, nous pouvons remarquer quelques écarts pour H. Ces écarts peuvent être dus à une erreur de modélisation malgré le recentrage du transistor. Par conséquent, toutes les équations du transistor 3nm ne sont pas encore parfaitement définies, d où les différences. Tous les résultats et toutes les courbes sont regroupés dans un rapport confidentiel. 3

7. Problème rencontré Pour éviter une perte de temps en cas de problème, les simulations étaient faites peu de temps après les mesures. Ainsi nous pouvions refaire rapidement les mesures en cas d écart avec les simulations. Le problème rencontré s est produit pour la polarisation 0mA. Des erreurs importantes sont apparues dès le fondamental lors de l optimisation de la source. D après la figure 5, l écart entre la mesure et la simulation était de plus de 5dB sur le gain. Figure 5 : Puissance de sortie de H en simulation et en mesure avec Zs=(44.57+j 9.57) Figure 6 : Précision du banc en fonction des impédances La source optimisée avait alors une impédance de (44.57+j 9.57), correspondant à un =0.808. Comme l illustre la figure 6, pour cette valeur de, le banc perd en précision. L erreur était donc due à l imprécision du banc à ce fort gamma. Pour optimiser notre transistor, a été réduit à 0.7 correspondant à une impédance optimisée Zs opt = (64.57 + j 0.). D après la figure 7, avec cette nouvelle impédance, les courbes de simulation et de mesure concordent bien. Figure 7 : Puissance de sortie de H en simulation et en mesure avec Zs=(64.57 + j 0.) Ce problème prouve l intérêt de vérifier la qualité de l étalonnage du banc et surtout l importance de ce dernier pour obtenir des mesures fiables et correctes, qui correspondent aux simulations. 33 3

III) Etude du comportement non-linéaire d un transistor bipolaire en 30nm à 60GHz. Présentation du sujet STMicroelectronics a développé la technologie BiCMOS9MW qui permet de générer des transistors MOS et des transistors bipolaires dont la longueur d émetteur est de 30nm. Durant la seconde partie de mon stage, j ai étudié le transistor bipolaire npnvhs de cette nouvelle technologie. L objectif est de trouver un schéma petit-signal qui permette de reproduire le comportement non-linéaire du transistor du design kit (DK). Pour se faire, un premier schéma linéaire permettra de valider les paramètres S en comparaison avec le transistor du DK. Puis nous rendrons ce schéma petit-signal non-linéaire afin d étudier l impact de chaque composant sur les non-linéarités globales du transistor. Toutes les simulations seront effectuées grâce aux deux simulateurs, golden gate et ADS. Dans cette partie, le transistor est tout d abord décrit, ensuite une explication du schéma petit-signal utilisé est faite, puis une description des non-linéarités des composants du schéma petit-signal est donnée. Enfin, les résultats sont présentés.. Le transistor Le transistor étudié s appelle npnvhs ( transistor npn, very high speed ). Il fait partie de la technologie BiCMOS9MW. Il possède 4 émetteurs, 8 bases et 5 collecteurs. Sa polarisation est CE =.5, BE =0.878 ce qui entraîne une consommation Ic=7.5mA. L étude du transistor se fait à la fréquence de 60GHz, et les simulations vont jusqu à l harmonique 3, soit 80GHz. Cette géométrie du transistor est étudiée car elle est utilisée dans un circuit millimétrique. Un schéma du transistor polarisé est donné en figure 8. Figure 8 : Transistor du DK polarisé étudié 34 4

3. Schéma petit-signal linéaire Dans un premier temps, un schéma petit-signal très simple est utilisé, comme l illustre la figure 9. Il possède trois capacités (C BE, C BC, C CE ), une résistance (R CE ) et une transconductance (Gm). Figure 9 : Schéma petit-signal simplifié Le calcul (à partir des paramètres Y du transistor) des différents composants du schéma est assez simple. Les équations utilisées sont données ci-dessous : Gm = Real (Y) G CE = = Real (Y+Y) R CE Imag (Y Y) C BE = f Imag (-Y) C BC = f Imag (Y Y) C CE = f avec f = 60GHz Ainsi nous trouvons : Gm = 0. G CE =.5e-3 - (soit R CE = 869 ) C BE = 5.5 ff C BC =. ff C CE = 85.76 ff Pour savoir si notre schéma petit-signal se comporte comme notre transistor du DK, comparons les paramètres S du schéma et du transistor. Comme le montre la figure 30, à très faible fréquence, les paramètres S concordent à peu près. Mais dès que la fréquence augmente, les paramètres S de notre schéma petit-signal s écartent des paramètres S de notre transistor. Nous en déduisons que notre schéma petit-signal n est pas adapté à notre étude. Nous allons devoir le complexifier. 35 5

S S S S Figure 30 : Comparaison des paramètres S du schéma petit-signal simplifié et du transistor du DK Pour que les paramètres S de notre schéma petit-signal et de notre transistor correspondent, utilisons le modèle du schéma petit-signal ST-BJT. Comme l illustre la figure 3, ce modèle possède trois résistances d accès (R X, R CX, R E ) et une capacité substrat (C CS ). La capacité base/collecteur a été décomposée en deux parties (C BX et C ). Nous retrouvons aussi une résistance base/collecteur (R ), une transconductance (Gm), une résistance collecteur/émetteur (R 0 ), une capacité(c ) et une résistance base/émetteur (R ). Figure 3 : Schéma petit-signal du modèle ST-BJT 36 6

Le modèle ST-BJT du transistor npnvhs a été codé pour le simulateur golden gate. Il est donc possible de connaître la valeur de chaque composant en utilisant un «operating point». C est-à-dire qu à partir d une simulation DC, le simulateur nous donne la valeur de chaque composant. Dans notre cas, nous obtenons les valeurs du tableau 6. R X =,4 R CX =,483 R E =,457 C CS =0,4fF C BX =8,96fF C =4,83fF R =93.60 C =,ff R =.70 R 0 =0.89 Gm = 0,07 Tableau 6: aleurs des composants du modèle ST-BJT Pour savoir si notre schéma petit-signal est assez complexe, nous avons comparé ses paramètres S avec ceux du transistor, comme le montre la figure 3. S S S S Figure 3 : Comparaison des paramètres S du schéma petit-signal ST-BJT et du transistor du DK Les paramètres S de notre schéma et du transistor correspondent bien, il y a seulement un décalage pour S à très haute fréquence (0.6dB environ à 60GHz). Maintenant, simulons un balayage en puissance et vérifions que la partie linéaire du transistor corresponde à notre schéma. 37 7

Pout (dbm) 0 5 0 5 0-5 -0-5 -0-5 -30-35 -30-5 -0-5 -0-5 0 5 0 5 Pdispo (dbm) Transistor Schéma lineaire Figure 33 : Balayage en puissance du schéma petit-signal ST-BJT et du transistor du DK Comme l illustre la figure 33, dans la zone de linéarité c est-à-dire pour Pin <-5dBm, le transistor et son schéma petit-signal ont le même comportement. Nous allons donc utiliser le modèle ST-BJT pour notre étude de la non-linéarité de notre transistor. Sur la figure 33, nous pouvons aussi remarquer que le transistor devient non-linéaire à partir de Pin=-5dBm. L objectif suivant sera donc de rendre notre modèle petit-signal nonlinéaire pour que son comportement corresponde exactement à celui du transistor. 4. Non-linéarité des composants a. Implémentation du schéma équivalent petit-signal non linéaire Pour rendre notre modèle petit-signal non-linéaire, nous avons rendu les composants de ce schéma non-linéaires à l ordre 3. Pour cela, nous avons calculé les dérivées première et seconde des composants. Mais nous n allons pas rendre non-linéaires tous les composants du schéma. Nous considérons les résistances d accès et la capacité substrat constantes. Ainsi, R X, R CX, R E et C CS sont considérées comme linéaires. Par exemple, le courant non-linéaire d ordre 3 généré par la transconductance suit l équation ci-dessous : I = gm BE +! dg d m BE bc BE + 3! d d g m BE bc 3 BE 38 8

De la même manière, les non-linéarités des autres composants du schéma petit-signal seront prises en compte. C est pourquoi nous allons devoir calculer les dérivés premières et secondes des composants. Les valeurs des composants de la figure 35 sont calculées à partir d un schéma nonlinéaire donné en figure 34. La définition des composants du modèle est donnée dans le tableau 7. Figure 34 : Schéma du transistor composé d éléments non-linéaires Figure 35 : Représentation du modèle petit-signal du transistor g PI R PI di d BF BE bc g MU R MU di d BR BC be g 0 R 0 di d T BC be g m di d T BE be di d T BC be C PI dq d TE BE bc dq d DE BE bc C CS dq d TS SC C MU X CJC dq d TC BC be C BX X CJC dq d TC B' C be Tableau 7 : Définition des composants du modèle ST-BJT 39 9

Dans un premier temps, nous avons fait varier les tensions BE, CE et BC pour connaître la variation des composants en fonction de la tension à leurs bornes. Ensuite nous avons dérivé cette variation avec la formule : aleur_de_la_dérivée_au_point_ N aleur_du_composant_ au point_(n-) - aleur_du_composant_ au point_(n N ) Avec cette manière empirique de calculer les coefficients, les valeurs obtenues pour les composants du schéma petit-signal sont données dans le tableau 8. Coefficients linéaires g PI = 5,879e-4 g MU =,060e-5 g 0 =9,8e-5 Coefficients non-linéaires d ordre dg Coefficients non-linéaires d ordre 3 - PI PI.380e 9.45e dbe d bc BE bc dg - MU MU 7.955e 5 4,653e 4 dbc be dbc be dg d - 0.580 e 7 dgm g m =,07e- 4. 48 d dc C PI =,e-3 F,689e d dc C MU =4,86e-5 F 8,04 e 6 d dc C BX =,896e-4 F 3,6e 5 d BC BE be bc d d d g d d g g 0 BC m BE d g be bc.377e 6 5.95 e PI PI.956e BE d bc BE bc MU MU 7,43e 6 BC be dbc be BX BX,96e 5 BC be dbc be C CS =,03e-4 F 0 0 R CX =,483 0 0 R E =,457 0 0 R X =,4 0 0 Tableau 8 : aleurs des composants obtenues de manière empirique d d d C C C Ce schéma petit-signal ayant été extrait à l aide d une simulation DC pour un point de polarisation donné, il est valable pour une puissance d entrée à toutes les fréquences. 40 0

Pout (dbm) Pout (dbm) Pout (dbm) b. alidation du schéma équivalent à GHz Nous avons remarqué précédemment qu à 60GHz des petits écarts existaient entre les paramètres S du transistor du DK et notre schéma petit-signal (écart sur S=0.6dB) alors qu à GHz les écarts sont quasi-inexistants. C est pourquoi nous allons tout d abord étudier les non-linéarités de notre schéma à GHz. Les figures 36, 37, 38 représentent un balayage en puissance de H, H, H3 pour f=ghz 5 H pour f=ghz 0 5 0-5 0-0 -35-30 -5-0 -5-0 -5 Pin (dbm) Transistor Schéma petit-signal schema lineaire Figure 36 : balayage en puissance pour f=ghz 5 0 5 0-5 -0-5 -0-5 -30-35 H pour f=ghz -35-30 -5-0 -5-0 -5 Pin (dbm) Transistor Schéma petit-signal droite de pente Figure 37 : balayage en puissance pour f=4ghz 0-0 -0 H3 pour f=ghz -30-40 -50-60 -70-35 -30-5 -0-5 -0-5 Pin(dBm) Transistor Schéma petit-signal droite de pente 3 Figure 38 : balayage en puissance pour f=6ghz H H H3 Ecarts 0.06 db 0.33 db 0.58 db Tableau 9 : Ecart à faible puissance (Pin = -30dBm) entre la sortie du transistor du DK et celle de notre schéma pour f=ghz 4

Pout (dbm) Pout (dbm) Pout (dbm) Notre modèle d ordre 3 est sensé représenter le comportement faiblement non-linéaire du transistor du DK. Ainsi, seule la validation à faible puissance de notre schéma petit-signal par rapport au transistor du DK a un sens. Les écarts obtenus et listés dans le tableau 9 nous permettent de valider le comportement non-linéaire du schéma petit-signal à GHz. Nous pouvons évaluer les IIP, nous obtenons : IIP DK -3.5dBm, IIP schéma =-4dBm. Ces valeurs sont très proches. Cependant, les non-linéarités d ordre 4 et plus du modèle du DK auraient pu induire un fort écart sur l IIP. En effet, ce modèle n est pas limité à l ordre 3. c. alidation du schéma équivalent à 60GHz Maintenant que notre schéma petit-signal a été validé à GHz, étudions celui-ci à 60GHz. Les figures 39, 40, 4 représentent un balayage en puissance de H, H, H3 pour f=60ghz. -0-0 -30-40 -50-60 -70-80 -90 0 5 0 5 0-5 -0-5 -0-5 -30 H pour f=60ghz -35-5 -5-5 5 5 Pin (dbm) Transistor Schéma petit-signal shemas lineaire Figure 39 : balayage en puissance pour f=60ghz 0 0 H pour f=60ghz -35-30 -5-0 -5-0 -5 0 5 0 5 Pin (dbm) Transistor Schéma petit-signal droite de pente Figure 40 : balayage en puissance pour f=0ghz 0 0-0 -40 H3 pour f=60g -60-80 -00-0 -35-30 -5-0 -5-0 -5 0 5 0 5 Pin (dbm) Transistor Schéma petit-signal droite de pente 3 Figure 4 : balayage en puissance pour f=80ghz 4

H H H3 Ecarts 0.0 db 0.40 db 0.46 db Tableau 0 : Ecart à faible puissance (Pin = -30dBm) entre la sortie du transistor du DK et celle de notre schéma pour f=60ghz Comme à GHz, nous observons de faibles écarts à faible puissance entre les différentes harmoniques comme le décrit le tableau 0. Cela nous permet de valider le schéma petit-signal à une fréquence de travail de 60GHz. Nous pouvons également évaluer les IIP, nous obtenons : IIP DK =3dBm, IIP schéma =0dBm. Contrairement à ce que nous obtenions à GHz, un important écart sur l IIP est observé. Les non-linéarités d ordre 4 et plus du modèle du DK ne sont pas négligeables dans ce cas là. d. Seconde méthode d implémentation du schéma équivalent petit-signal non linéaire Une autre technique pour connaître la valeur des composants du schéma petit signal est d utiliser les équations brutes de chaque composant. Cette technique n a pas mené à l implémentation du schéma petit-signal équivalent final. En effet, des incertitudes sur certains paramètres ont aboutit à des coefficients linéaires ou non-linéaires des composants différents de la première méthode. Nous détaillons ici cette méthode puisque, dans le principe, elle permet d obtenir les mêmes résultats. Les équations brutes sont décrites dans le tableau ci-dessous. g PI R PI N I BF SF T exp N BF BE T C PI C JE be je M JE TF I q N b F S T exp N F BE T g g g MU R R 0 MU q b N I N I BR R SR T T exp N N BR R BC T T S BC JBC JC 0 exp MU M JC m q b I N S F T I BE S BC JBC JC exp exp BX M JC N F T qb N R T N R T bc Tableau : Equations des composants du modèle ST-BJT C C C CS X C X JS sc js bc jc M JS C jc C 43 3

Afin d obtenir les coefficients non-linéaires des composants, il s agit alors simplement de dériver les expressions du tableau. 5. Résultats Comme nous l avons vu précédemment, un schéma petit-signal d ordre 3 correspondant au transistor du DK a été implémenté. Celui-ci a été validé à GHz et 60GHz car les niveaux à faible puissance de H, H et H3 correspondent bien. Ainsi, pour la première fois au sein du groupe, un modèle équivalent millimétrique d ordre 3 a été implémenté et validé. La suite du projet sera de connaitre les impacts des ordres et 3 des différents composants sur la non-linéarité du schéma petit-signal. Ces impacts seront quantifiés en pondérant les coefficients non-linéaires des composants, calculées dans ce rapport. Il sera également intéressant de comparer l implication, en termes de linéarité, des composants à GHz et 60GHz. 44 4

Conclusion Durant mon stage j ai travaillé sur deux sujets. Le premier a permis de valider le comportement non-linéaire d un transistor MOS en 3nm ainsi que d optimiser le gain de ce dernier. Cette étude a abouti à la rédaction d un rapport confidentiel faisant la synthèse de tous les résultats. Le second sujet a permis d établir un schéma petit-signal d un transistor bipolaire de la technologie BiCMOS9MW (30nm). Ce schéma correspond bien au transistor du DK à GHz et 60GHz, en termes de gain mais aussi en termes de non-linéarité d ordres et 3. Le projet va se poursuivre par l étude de l impact de chaque composant sur les nonlinéarités à 60GHz. Une comparaison avec le comportement du modèle à GHz sera effectuée. Tout au long de ce rapport, j'ai exposé la description technique des deux projets qui m'ont été confiés au cours de mon stage. Ceux-ci m'ont permis d'acquérir non seulement une expérience technique mais également une expérience dans le domaine de la microélectronique et de la RF. Le travail au sein de deux équipes, une équipe de conception et une équipe de caractérisation et validation, m'a beaucoup appris des relations entre mesures et simulations. De plus, travailler en R&D m a permis de mieux comprendre la conception de la microélectronique et de connaître les problèmes rencontrés par le développement de nouvelles technologies. J ai aussi eu la possibilité de pouvoir travailler avec de nombreux logiciels dédiés à la simulation RF tels que ADS, golden gate et eldo. Je me suis ainsi familiarisé avec chacun d eux et j ai pu découvrir leurs avantages et inconvénients. De plus, j ai eu la chance de manipuler deux bancs de mesure. Un banc load-pull décrit dans ce rapport et un banc millimétrique. Ce dernier permet d effectuer des mesures sur la bande de fréquence 56GHz / 94GHz. Personnellement, j ai effectué sur celui-ci un étalonnage -ports pour caractériser un atténuateur variable en WR et un étalonnage dans le plan des pointes. Ces manipulations m ont permis de comprendre les difficultés pour effectuer une mesure à haute-fréquence, et l importance d avoir un bon étalonnage pour effectuer une mesure correcte. Ce stage m'a également permis de vivre quotidiennement une activité professionnelle au sein d'une entreprise multinationale. J ai aussi eu l occasion de travailler avec des professionnels ayant de très bonnes connaissances dans le domaine des radiofréquences et de la microélectronique. J ai ainsi pu intégrer un environnement de travail et mettre en application une partie de mes connaissances acquises au cours de ma formation universitaire. 45 5

Lexique : DUT : dispositif under test : dispositif sous test (DST), circuit qui doit être mesuré. Standard : circuit connu contenu dans un kit d étalonnage (short, open, load, thru ) Ligne nulle (en anglais thru) : ligne considérée de longueur 0mm, utilisée pour l étalonnage. Court-circuit (en anglais short) : court-circuit, le signal est directement relié à la masse. Circuit-ouvert (en anglais open) : circuit ouvert, le signal n a aucun contact avec la masse. Charge (en anglais load) : charge 50, le signal est relié à la masse via une résistance 50. RF: radio-fréquence. Sa fréquence est inférieure à 3 000 GHz soit une longueur d'onde supérieure à 0.mm. HF: haute-fréquence. Les hautes-fréquences sont comprises entre 3MHz et 30MHz. Fichier.sp,.sp : les fichiers.snp sont des fichiers standardisés qui peuvent être lus par des simulateurs (ADS, eldo, golden gate...). Ces fichiers contiennent les paramètres S d'un élément à différentes fréquences. Sondes GSG : Ground Signal Ground, sondes à trois aiguilles. Le signal est conduit par l aiguille centrale et la masse est reliée par les deux autres aiguilles. La non-linéarité : c est la particularité de systèmes dont le comportement n'est pas linéaire, c'est-à-dire que la sortie n'est pas proportionnelle à l'entrée. 46 6

Référence : Scott A. Wartenberg, RF Measurements of die and packages, 00 Martine illegas et coll, Radiocommunications numériques, edition DUNOD, 007 Piet Wambacq et Willy Sansen, Distorsion analysis of analog integrated circuits, 998 Floria Blanchet, «Analyse et caractérisation des performances en puissances de transistors bipolaires a hétéro-jonction SiGe:C pour des applications de radiocommunications portables», Thèse de Doctorat, Université de Limoges, 3 Juin 007. Raphael Paulin, «étude théorique et optimisation des performances de linéarité des transistors bipolaire SiGe et SiGeC en vue de l amélioration des compromis gain/bruit/linearite/consommation des fonctions intégrées radiofréquences des récepteurs multi-modes de 3 ème génération», Thèse de Doctorat, Université de Grenoble, 0 Novembre 005 47 7

Etudiant (nom et prénom) : Bouchoux Guillaume Année d étude dans le département : Informatique Industrielle et Instrumentation, 5eme année ---------------------------------------------------------------------------------------------------------------- Entreprise : STMICROELECTRONICS Adresse complète : 850 Rue Jean Monnet, 3896 Crolles (Géographique et postale) Téléphone (standard) : 04.76.9.60.00 Télécopie : 04.76.9.64.64 ---------------------------------------------------------------------------------------------------------------- Responsable administratif (nom et fonction) : Céline Mazzilli Téléphone : 04.76.8.79.94 Télécopie : 04.76.8.79.0 Mél : celine.mazzilli@ujf-grenoble.fr ---------------------------------------------------------------------------------------------------------------- Maîtres de stage (nom et fonction) : Floria Blanchet, Raphael Paulin Téléphone : Télécopie Mél : floria.blanchet@st.com, raphael.paulin@st.com ---------------------------------------------------------------------------------------------------------------- Tuteur enseignant (nom et fonction) : Alain Sylvestre Téléphone : Télécopie : Mél : alain.sylvestre@grenoble.cnrs.fr ---------------------------------------------------------------------------------------------------------------- Titre : (maximum à 3 lignes). Simulations et mesures load-pull en technologie 3nm et étude de la non-linéarité d un transistor bipolaire à travers des schémas petit-signaux en technologie BiCMOS9MW. Résumé : (minimum 5 lignes). Le premier objectif de mon stage était de valider le transistor MOS, dans la technologie 3nm, c est-à-dire de vérifier qu il est correctement décrit par son design kit. Par exemple, pour une entrée donnée la sortie doit être identique en mesure et en simulation. La validation du 3nm s est décomposée en parties. La première partie consistait à l optimisation load-pull en -ton. C est-à-dire en l étude du gain du transistor en fonction de ses impédances d entrée et de sortie. Cette étude à été effectuée à l aide d un banc load-pull utilisant notamment des tuners fondamentaux. La seconde partie consistait en des mesures de H, H, H3, IM et IM3 pour une entrée -tons. Le second objectif de mon stage portait sur l étude d un transistor bipolaire de la technologie BiCMOS9MW à la fréquence 60GHz. Un schéma petit-signal a été sélectionné de telle sorte que ses paramètres S correspondent à ceux du DK. Les non-linéarités de chaque composant de ce schéma ont été déterminées. Donc, nous connaissons l impact de chaque élément du schéma petit-signal sur les non-linéarités du transistor. Ainsi, celles-ci pourront être améliorées en compensant les non-linéarités des composants ayant un maximum d impact sur les non-linéarités du transistor. La difficulté consiste à trouver un schéma équivalent complexe et à pouvoir calculer les non-linéarités à très hautes fréquences (60GHz). 48 8