Quoi de neuf en LabVIEW FPGA 2010? Yannick DEGLA Ingénieur d Application
Fonctionnalités de LabVIEW FPGA 2010 Nœud d intégration d IP - Importer directement des fichiers.xco de Xilinx ou vos propres VHDL facilement
Fonctionnalités de LabVIEW FPGA 2010 Nœud d intégration d IP - Importer directement des fichiers.xco de Xilinx ou vos propres VHDL facilement Nouveau flux de compilation - Détermination mieux anticipée des estimations de compilation et des spécifications de construction
Fonctionnalités de LabVIEW FPGA 2010 Nœud d intégration d IP - Importer directement des fichiers.xco de Xilinx ou vos propres VHDL facilement Nouveau flux de compilation - Détermination mieux anticipée des estimations de compilation et des spécifications de construction Cycle-Accurate Simulation - Utilisation de ModelSim pour une simulation plus précise du temps de cycle
Fonctionnalités de LabVIEW FPGA 2010 Nœud d intégration d IP - Importer directement des fichiers.xco de Xilinx ou vos propres VHDL facilement Nouveau flux de compilation - Détermination mieux anticipée des estimations de compilation et des spécifications de construction Cycle-Accurate Simulation - Utilisation de ModelSim pour une simulation plus précise du temps de cycle Plus de blocs d IP - Nouvelles IP pour les statistiques, la multiplication complexe ainsi que de nombreuses autres analyses et nombreux autres traitements mathématiques
Fonctionnalités de LabVIEW FPGA 2010 Nœud d intégration d IP - Importer directement des fichiers.xco de Xilinx ou vos propres VHDL facilement Nouveau flux de compilation - Détermination mieux anticipée des estimations de compilation et des spécifications de construction. Cycle-Accurate Simulation - Utilisation de ModelSim pour une simulation plus précise du temps de cycle Plus de blocs d IP - Nouvelles IP pour les statistiques, la multiplication complexe ainsi que de nombreuses autres analyses et nombreux autres traitements mathématiques Amélioration sur l hôte - Nouvelle référence dynamique pour la réutilisation sur le VI hôte
Nœud d intégration d IP Xilinx Core Generator ou code VHDL personnalisé
Nœud d intégration d IP Xilinx Core Generator ou code VHDL personnalisé Configurer le nœud d intégration d IP et générer le modèle de simulation
Nœud d intégration d IP Xilinx Core Generator ou code VHDL personnalisé Configurer le nœud d intégration d IP et générer le modèle de simulation Utiliser le bloc d IP avec les interfaces standards d E/S de LabVIEW
Fonctionnalités du nœud d intégration d IP Compatible avec Xilinx CORE Generator Génération de la simulation Fenêtre de configuration Activation Horloges Modèles VHDL génériques Reset (synch. et asynch.) Interfaçage avec LabVIEW
Fonctionnalités Nœud CLIP Nœud d intégration d IP Format des fichiers de synthèse Simulation sur le PC de développement Type de données LabVIEW supportées.vhd,.ngc,.ucf Booléen, entier, virgule fixe.vhd,.ngc,.xco Modèle d exécution Parallèle En ligne Déclaration et comportement Déclaration dans le projet LabVIEW ; fonctionne comme une variable globale Booléen, tableau de booléen, entier, virgule fixe Déclaré localement dans le VI FPGA Mode d exécution supporté Dans ou en dehors d une SCTL Uniquement dans une SCTL Support pour plusieurs domaines d horloges Importation d horloges d IP Modèles VHDL génériques Entrées/sorties et contraintes Nombre maximum d horloges défini par le FPGA Deux horloges : multiples d entiers
Démonstration : intégration d IP
Fonctionnalités de compilation Toolkit LabVIEW FPGA Compile Farm Serveur de compilation Intelligent Machines de développement avec LabVIEW FPGA Ferme de compilation
Serveur de compilation : nouvelles options de configuration Installation de la ferme de compilation Sélectionner la ferme de compilation comme serveur Outils» Option du module FPGA
Fonctionnalités de compilation LabVIEW FPGA Compile Cloud Service (bêta) Machines de développement avec LabVIEW FPGA Nuage de machines de compilation ultraperformantes dédiées
Informations sur le Cloud (bêta) Inscrivez-vous sur ni.com/beta Gratuit pendant la période bêta Nuage de machines de compilation ultraperformantes dédiées Support assuré par un groupe dédié à la communauté bêta et interaction directe avec la R&D.
Fonctionnalités de compilation Estimations préalables à la synthèse ("pré-synthèse") de compilation Durant la première minute précédent le début de la compilation Estimation de l utilisation des composants logiques (LUT et registres)
Fonctionnalités de compilation Construction de spécifications pour FPGA Organisation de plusieurs compilations avec différentes options Xilinx Création automatique si absent du projet Construction de spécifications par défaut Exportation de la simulation
Démonstration de la compilation Spécifications de construction Nuage et ferme de compilation Estimations de pré-synthèse
Simulation précise (cycle-accurate) avec ModelSim Plate-forme LabVIEW VHDL LabVIEW FPGA IP Xilinx IP HDL Exportation de la simulation ModelSim VHDL VHDL Banc de test Nœuds d E/S Commandes/indicateurs DMA FIFO E/S CLIP Génération de code VHDL
Spécifications de construction Exporter la simulation
Démonstration : Cycle-Accurate Simulation
Nouveaux blocs d IP natifs VI Express pour les statistiques : moyennes, analyse de la variance Haut niveau : multiplication de nombres complexes Composants élémentaires : accumulateur, retard, DSP48E Multiplication vectorielle de matrice Lecture de mémoire parallèle Entrées/sorties de DRAM Amélioration de l intégration de CLIP (Component-Level Intellectual Property) : assistant d importation, support générique
Référence d interface dynamique avec l hôte Sous-VI hôte réutilisable Démo»
Cycle de conception FPGA Modélisation Simulation V&V* Compilation On-Chip V&V* *Vérification & Validation
LabVIEW FPGA 2010 met l accent sur Modélisation Plus de blocs d IP Nœud d intégration d IP Interfaçage dynamique Assistant CLIP Simulation V&V Compilation On-Chip V&V *Vérification et validation
LabVIEW FPGA 2010 met l accent sur Modélisation Plus de blocs d IP Nœud d intégration d IP Interfaçage dynamique Assistant CLIP Simulation V&V Intégration avec ModelSim (Cycle-Accurate Simulator) Simulation du nœud d intégration d IP Compilation On-Chip V&V *Vérification et validation
LabVIEW FPGA 2010 met l accent sur Modélisation Plus de blocs d IP Nœud d intégration d IP Interfaçage dynamique Assistant CLIP Simulation V&V Intégration avec ModelSim (Cycle-Accurate Simulator) Simulation du nœud d intégration d IP Compilation Constructions de spéc. Estimation des ressources LabVIEW Compile Farm LabVIEW Compile Cloud (bêta) On-Chip V&V *Vérification et validation
LabVIEW FPGA 2010 NI Labs Modélisation Palette d IP Xilinx Soft Core MicroBlaze Simulation V&V Compilation On-Chip V&V Intégration avec Xilinx ChipScope
Résumé des fonctionnalités de LabVIEW FPGA 2010 Nœud d intégration d IP - Importer directement des fichiers.xco de Xilinx ou vos propres VHDL facilement Nouveau flux de compilation - Détermination mieux anticipée des estimations de compilation et des spécifications de construction Cycle-Accurate Simulation - Utilisation de ModelSim pour une simulation plus précise du temps de cycle Plus de blocs d IP - Nouvelles IP pour les statistiques, la multiplication complexe ainsi que de nombreuses autres analyses et nombreux autres traitements mathématiques Amélioration sur l hôte - Nouvelle référence dynamique pour la réutilisation sur le VI hôte
Aller plus loin ni.com/fpga Questions? ni.com/training Session de deux jours sur le Module LabVIEW FPGA
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