UNE NOUVELLE METHODOLOGIE DE CARACTERISATION DE L INTEGRITE DU SIGNAL EN CMOS

NOM :: : DELMAS - BEN DHIA PPrréénnoom : Sonia Titre de la thèse : UNE NOUVELLE METHODOLOGIE DE CARACTERISATION DE L INTEGRITE DU SIGNAL EN CMOS SUBMICRONIQUE PROFOND. Thèse de doctorat soutenue à l INSA de Toulouse en 1998 (204 pages). N d ordre : 491 Spécialité : Conception des circuits microélectroniques et microsystèmes. Résumé : Avec l évolution technologique vers les petites dimensions, la multiplication des niveaux de métallisation, la densité d interconnexion croissante et l augmentation des vitesses de fonctionnement, l intégrité du signal devient une des préoccupations majeures des concepteurs de circuits intégrés. Notre mémoire décrit une méthodologie de caractérisation des phénomènes parasites dans les circuits CMOS submicronique, basée principalement sur la mise au point d un système de mesure à échantillonnage totalement intégré sur la puce. Les premiers chapitres sont consacrés à l étude des modèles d interconnexion et de transistors MOS depuis les technologies conventionnelles jusqu au submicronique profond, illustrés par divers résultats expérimentaux. Des motifs spécifiques de caractérisation de modèles statiques et dynamiques sont décrits. Une méthode novatrice de mesure temporelle de signaux parasites ultra rapides est proposée au Chapitre 4. Au fil des chapitres 5 et 6, notre système de mesure évolue vers un motif optimisé pour la caractérisation de l intégrité du signal, aisément adaptable et transférable à tous types de technologies CMOS. Mots-clé : CMOS submicronique, couplage diaphonique, intégrité du signal, Mesure dynamique sur puce, échantillonneur. JURY :: : 30 Novembre 1998 à l INSA de Toulouse. Thèse préparée dans le Groupe d Etude et de Recherche en Microélectronique de l INSA de Toulouse. Président : Directeur de thèse : Rapporteurs : Examinateurs : M. A. MARTINEZ, Professeur à l INSA de Toulouse M. E. SICARD, Maître de conférences à l INSA de Toulouse M. D. DESCHACHT, Directeur de recherche CNRS, Montpellier M. F. NDAGIJIMANA, Professeur à l ENSERG de Grenoble M. E. GARCIA-MORENO, Professeur à l université des îles Baléares M. A. PEYRE LAVIGNE, Dir. conception et nouvelles technologies, Motorola. M. H. JAOUEN, TCAD Manager, ST-Microelectronics. 1

NOM :: : DELMAS - BEN DHIA PPrréénnoom : Sonia Titre de la thèse en anglais : A NEW METHODOLOGY FOR SIGNAL INTEGRITY CHARACTERISATION IN DEEP SUBMICRON CMOS. Abstract : In CMOS integrated circuits, the multiplication of metallization layers, the tremendous shift of the signal spectrum towards ultra high frequencies along with the increased coupled surfaces cause several parasitic effects which may jeopardize the behavior of the chip. The handling of interconnection related problems has changed dramatically, due mainly to the increasing role of RC delays, crosstalk and inductance effects between interconnects. At the beginning of this work, we describe the different MOS and interconnects electrical models. Our proposal concerns a novel sensor for on-chip measurements of high frequency parasitic signals, illustrated in chapter 4 by the measurement of power supply fluctuations. This "on-chip oscilloscope" is optimized in chapter 5 and 6 to extract the time-domain aspect of several parasitic effects in order to characterize signal integrity in CMOS submicron technologies. Key Words: CMOS submicron technology, Crosstalk, signal integrity, On-chip dynamic measurement, sampling technique. 2

REMERCIIEMENTS Ce travail a été effectué au sein du groupe d étude et de recherche en micro-électronique dans le département de génie électrique et informatique de l INSA de Toulouse. Je remercie M. J. ERSCHLER, ancien directeur de ce département, pour ses nombreux conseils et la confiance qu il m a faite à mes débuts. Je voudrais témoigner toute ma sympathie et ma vive reconnaissance à Etienne, mon directeur de thèse, qui a fait preuve de tant de patience et de pédagogie tout au long de ces trois dernières années. Il a su me donner confiance en moi-même, en particulier en me permettant de participer à de nombreuses conférences internationales et réunions techniques avec des industriels, en relation directe avec mon sujet. Merci pour tout! J adresse mes sincères remerciements à M A. MARTINEZ qui me fait l honneur de présider mon jury, ainsi qu à M. D. DESCHACHT, M. F. NDAGIJIMANA et M. E. GARCIA- MORENO qui ont accepté d être rapporteurs. Je leur en suis très reconnaissante, en particulier pour la qualité de leurs conseils. Consciente de l opportunité qui m a été donnée de travailler en collaboration avec le milieu industriel, je tiens à exprimer toute ma gratitude à M. H. JAOUEN (ST-Microelectronics), M. A. PEYRE LAVIGNE (MOTOROLA) et M. T. STEINCKE (SIEMENS HL), pour l intérêt qu ils ont porté à mes recherches et pour m avoir donné accès à des technologies avancées, sans lesquelles ce travail n aurait pu être mené à bien.. Un grand merci à Pierrot (P. SOLIGNAC), qui a réalisé les différents bancs de test nécessaires à la mise en œuvre de notre système de mesure. Ses compétences, sa disponibilité et sa patience m ont rendu d inestimables services. Je ne peux oublier Mimi (M. ROCA) qui m a tant soutenue en première année de thèse. Nos confrontations parfois musclées ont fait avancer mes travaux dans la bonne voie, me forçant constamment à remettre en question mes résultats. Nombreux sont ceux qui m ont supportée durant ces dernières années, je pense à tous les membres du DGEI, Colette, Pascale, Claude, Ana, Jean-Louis, Jean-Yves, Pierre, Fofo, Bernard 3

et tous les autres, la liste serait trop longue. Je remercie évidemment mes collègues de bureau, Marc, Fafa et Chen Xi avec qui le travail en équipe à toujours été très instructif et plein de vie. Je ne peux terminer ces remerciements sans exprimer toute ma gratitude à ma famille qui m a supportée, soutenue et conseillée tout au long de cette thèse, en particulier Karim, mes parents et ma grand-mère. Comment les citer tous, ils sont tellement nombreux! Je fais tout de même un clin d œil à Pierrette et Colette; elles comprendront. Je n oublie certainement pas Séra à qui je dois tellement de choses depuis tant d années, et ce n est pas fini! Pauvre Séra! 4

SOMMAIIRE SOMMAIRE...5 INTRODUCTION...9 CHAPITRE 1 : EVOLUTION TECHNOLOGIQUE...13 1.1 LES GRANDES TENDANCES DE L ÉVOLUTION TECHNOLOGIQUE....13 1.2 EVOLUTIONS DES INTERCONNEXIONS...15 1.3 EVOLUTION DYNAMIQUE...19 1.4 CONCLUSION...22 BIBLIOGRAPHIE DU CHAPITRE 1 :...24 CHAPITRE 2 : MODÉLISATION DES TRANSISTORS MOS...25 2.1 EVOLUTION DES MODÈLES DE TRANSISTORS MOS...25 2.2 - LE MODÈLE DE MOS NIVEAU 1...27 2.3 - LE MODÈLE DE MOS NIVEAU 3...30 2.4 - LE MODÈLE DE MOS NIVEAU 9 DE PHILIPS (MM9)...35 2.5 JUSTIFICATION D UN MOTIF D EXTRACTION PERSONNALISÉ...39 2.6 VÉHICULES ET OUTILS DE TESTS...41 2.7 MÉTHODOLOGIE D EXTRACTION DES PARAMÈTRES DES MODÈLES NIVEAU 3 ET MM9...47 2.8 CONCLUSION...60 BIBLIOGRAPHIE DU CHAPITRE 2 :...61 CHAPITRE 3 : MODÉLISATION DES INTERCONNEXIONS...63 3.1 DYSFONCTIONNEMENTS DUS AUX INTERCONNEXIONS...63 3.2 ELÉMENTS CAPACITIFS CARACTÉRISANT UNE INTERCONNEXION...67 3.3 ELÉMENTS RÉSISTIFS CARACTÉRISANT UNE INTERCONNEXION...75 3.4 ELÉMENTS INDUCTIFS CARACTÉRISANT UNE INTERCONNEXION...78 3.5 MODÈLES D INTERCONNEXIONS...81 3.6 MODÉLISATION DE BOÎTIERS...84 3.7 CONCLUSION...86 BIBLIOGRAPHIE DU CHAPITRE 3 :...87 5

CHAPITRE 4 : UNE NOUVELLE MÉTHODE DE MESURE D INTÉGRITÉ DE SIGNAL SUR PUCE...89 4.1 - MÉTHODES DE MESURE EXISTANTES...90 4.2 DÉVELOPPEMENT DU PREMIER CAPTEUR DE MESURE...99 4.3 CONCLUSION...112 BIBLIOGRAPHIE DU CHAPITRE 4 :...113 CHAPITRE 5 : MESURE DE L INTÉGRITÉ DE SIGNAL EN SUBMICRONIQUE...115 5.1 OPTIMISATION DE L ÉCHANTILLONNEUR...115 5.2 CALIBRATION DU CAPTEUR 0.35 µm....125 5.3 MESURE DU DÉLAI DE PROPAGATION DANS UNE INTERCONNEXION EN 0.35.µM...130 5.4 MESURE DU COUPLAGE DIAPHONIQUE ENTRE DEUX PISTES EN 0.35 µm....133 5.5 MESURE DU DÉLAI DE COMMUTATION INDUIT PAR COUPLAGE DIAPHONIQUE EN 0.7 µm....135 5.6 MESURE DE PERTURBATIONS SUR UNE LIGNE D ALIMENTATION EN 0.7µM...138 5.7 CONCLUSION...140 BIBLIOGRAPHIE DU CHAPITRE 5 :...141 CHAPITRE 6 : MESURE DE L INTÉGRITÉ DE SIGNAL EN SUBMICRONIQUE PROFOND....143 6.1 NOUVEAU CONCEPT POUR UNE CARACTÉRISATION UNIQUE...143 6.2 CARACTÉRISATION DE L INTÉGRITÉ DU SIGNAL...156 6.3 TRANSFERT INDUSTRIEL ET PERSPECTIVES....159 CONCLUSION...161 GLOSSAIRE...163 UNITÉS ET CONSTANTES USUELLES...167 ANNEXE 1 : LE MODÈLE DE MOS NIVEAU 9 DE PHILIPS (MM9)...169 ANNEXE 2 : DESCRIPTION DU PREMIER BANC DE TEST...177 ANNEXE 3 : RAPPORT DE CONCEPTION DE LA PUCE BLUE (0.25 µm)...179 ANNEXE 4 : POINTS CLE POUR LE TRANSFERT INDUSTRIEL...189 TABLE DES MATIERES...196 6

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Introduction INTRODUCTION Il y a quarante ans environ Jack Kilby, l inventeur du circuit intégré, était convaincu que son invention allait révolutionner quelque chose. Mais de quelle révolution s agissait-il? Il ne le savait pas bien. Eh bien, maintenant nous le savons : cette révolution est celle de la micro-électronique qui fait d une réalité la révolution du XXIe siècle, celle de l intelligence. (Jean Phillipe Dauvin, 1998) 1. Les semi-conducteurs sont nos alliés au quotidien, tant dans notre environnement professionnel que personnel. L automobile, le matériel informatique, la communication mobile, le matériel audio-vidéo, et même nos équipements électroménagers sont avides de ces circuits intégrés de quelques mm 2, communément appelés "puces". Au tournant de ce siècle, plus de 80% des applications de la micro-électronique, seront des marchés de masse contre 20% en 1960. Les années 80-90 ont été le théâtre d une très forte croissance de l industrie du semiconducteur qui n a cessé de faire évoluer ses performances tout en réduisant les coûts des composants pour trouver de nouveaux débouchés. En terme de progrès, on cherche à augmenter le degré d intégration et la vitesse des microprocesseurs, en réduisant la taille des transistors, en augmentant la surface des puces tout en conservant leur fiabilité, ainsi qu en transférant de plus en plus de composants discrets sur le circuit intégré. Avec l évolution technologique vers les petites dimensions, la multiplication des niveaux de métallisation, l accroissement des longueurs d interconnexions ainsi que des vitesses de fonctionnement, l intégrité du signal devient une des préoccupations principales des concepteurs de circuits. En effet, le développement des méthodologies de conception et de dessin passe par une meilleure compréhension des phénomènes nouveaux qui font leur apparition pour chaque technologie de pointe et qui altèrent ou améliorent le fonctionnement de ces circuits. 1 Jean Phillipe Dauvin, (REE, avril 1998). 9

Introduction Les temps de commutation des transistors, les formes de propagation du signal, les bruits de couplage évoluent donc de technologie en technologie, nécessitant une remise en cause des modèles de transistors MOS, des modèles d interconnexions ainsi que des modèles d effets parasites. La modélisation des transistors, qui, jusqu'à présent, était un point focal, laisse aujourd hui une place plus importante à celle des interconnexions. En effet, avec la mise au point de nouveaux modèles de transistors MOS tels que BSIM3.3 ou MM9, leur fonctionnement dynamique pour des technologies submicroniques, est relativement bien prédit, alors que les phénomènes parasites liés aux interconnexions, sont moins bien maîtrisés. Afin d améliorer la connaissance de cet ensemble de phénomènes, de les modéliser, de dicter des règles de précaution à prendre lors de la conception de circuit, il est au préalable nécessaire d effectuer un grand nombre de mesures statiques et dynamiques au cœur du problème, c est à dire au sein même du circuit intégré. Dans cette optique, nous tentons de répondre aux attentes des concepteurs devant faire face aux problèmes d intégrité de signal, en proposant un système à échantillonnage totalement intégré sur la puce, permettant de réaliser des mesures dynamiques des différents phénomènes temporels se produisant sur le circuit en fonctionnement. Les différentes campagnes de mesures menées dans des technologies CMOS de 1.0 µm à 0.25µm fournissent un élément clé dans la compréhension des phénomènes parasites et dans la mise au point de règles de tolérance aux bruits afin de prédire les dysfonctionnements des circuits intégrés submicroniques. Ce mémoire comporte cinq chapitres principaux : Dans un premier chapitre, nous rappelons le contexte de l étude, l évolution technologique en micro-électronique et en particulier son impact sur les performances des transistors MOS ainsi que des interconnexions. Nous tenterons enfin, de mettre en évidence les principaux problèmes liés à cette formidable explosion de la densité de pistes métalliques qui relient les différents blocs actifs des circuits intégrés. Les chapitres 2 et 3 sont consacrés à l étude des différents modèles de transistor MOS et d interconnexions suivant les technologies. Après avoir justifié nos choix, nous explicitons les modèles mis en œuvre pour simuler le plus correctement possible les phénomènes mesurés dans les chapitres suivants. Dans toutes nos simulations, les modèles de boîtiers sont pris en compte. 10

Introduction Dans le chapitre 4, nous tentons de répertorier les principales méthodes de mesures de phénomènes transitoires sur puce, leurs domaines d application, leurs atouts et leurs inconvénients. Nous introduisons alors le principe du premier système de mesure que nous avons développé pour la caractérisation des fluctuations d alimentation des circuits intégrés, ainsi que les motifs de calibration qui lui sont associés. Le chapitre 5 présente les deux premières puces, ALFA et DEEP, réellement consacrées à la mesure des phénomènes parasites liés aux interconnexions grâce au système à échantillonnage mis au point précédemment. Les spécifications d ALFA en technologie CMOS 0.7 µm, ont été explicitées dans le cadre du GDR GAPS et celle de DEEP en technologie 0.35 µm, par ST Microelectronics, partenaire du projet MEDEA n A-408 "Microelectronic design with physical constraints", coordonné par MATRA Système et Information. La conception de cette dernière puce en relation avec le fondeur ST Microelectronics, a permis de confronter nos idées avec les attentes des concepteurs, ainsi que des spécialistes des modèles afin de mettre au point les configurations de test permettant de caractériser précisément l intégrité du signal. Enfin, le chapitre 6 présente un système de mesure amélioré, basé sur les mêmes principes que le précédent, mais doté de quatre sondes et de deux sorties. La nouveauté réside non seulement dans l optimisation des performances de notre échantillonneur, mais dans la conception d un motif de caractérisation de l intégrité du signal pouvant à la fois mesurer des délais de propagation, des couplages entre pistes et des perturbations sur front par couplage. Ce motif très facilement exportable, est implémenté sur BLUE en technologie CMOS 0.25 µm par ST-Microelectronics. Enfin, nous concluons ce rapport en ouvrant la voie sur la possibilité d'exploiter nos résultats de mesures afin de fournir des abaques, des règles de dessin, voire de nouveaux modèles évolutifs avec certains paramètres de dessin. 11

12 Chapitre 1 : Evolution technologique

Chapitre 1 : Evolution technologique CHAPIITRE 1 : EVOLUTIION TECHNOLOGIIQUE En l espace de quelques années, la micro-électronique a effectué des progrès prodigieux. Avec l'avancée technologique vers les petites dimensions et la volonté d'intégration maximale, on assiste à une évolution importante de la surface de silicium utilisable, des niveaux de métallisation et des longueurs d interconnexions. Afin de comprendre les préoccupations principales des concepteurs de circuits comme l'intégrité du signal ou l'accroissement des phénomènes parasites exacerbés pour des technologies submicroniques profondes, nous étudions principalement dans ce chapitre l'impact de l'évolution technologique sur les couplages diaphoniques et les retards de propagation, en nous basant sur les données typiques fournies par les règles de dessin du fondeur ST-Microelectronics. 1.1 Les grandes tendances de l évolution technologique. Grâce à la possibilité d intégration sur un même substrat silicium de plus en plus de transistors et de niveaux métalliques, on crée des circuits de plus en plus complexes, des mémoires de plus en plus importantes et des microprocesseurs de plus en plus performants. L apparition du procédé de silicium plannaire qui a permis de fabriquer des MOS de type N et P sur le même substrat date environ des années 60. Depuis, la technologie CMOS (Complementary Metal-Oxyde-Semiconducteur) joue un rôle prédominant dans l industrie du circuit intégré. Au début des années 80 les longueurs L minimale de canal d'un transistor MOS que l'on pouvait trouver sur le marché était encore supérieure au micron alors qu'à l'aube du deuxième millénaire certains transistors en production auront une longueur de canal proche du dixième de micron. La figure 1 illustre les points clés de l évolution technologique en microélectronique sur une dizaine d'années à partir de 1992 [1-1]. 13

Chapitre 1 : Evolution technologique 0.5 µm 3 niveaux métalliques VDD 1992 0.25 µm 6 niveaux métalliques V DD=2.5V et f=350mhz 1998 7 niveaux métalliques VDD=1.5V et f=600mhz 2004 Figure 1 : Aperçu de l évolution technologique On peut remarquer que le même transistor MOS composé d une grille en polysilicium et de deux zones de diffusion reste d une forme identique mais sa surface diminue peu à peu, de même que l épaisseur de l oxyde de grille. Pour préserver cet oxyde, la tension d alimentation ne cesse de décroître, ainsi que la tension de seuil des MOS. La réduction de la longueur L du canal augmente le courant disponible pour une largeur W identique, et de ce fait, accélère la charge et décharge des capacités des nœuds qui y sont connectés. Parallèlement, l augmentation du nombre de niveaux de routage permet de disposer de solutions de plus en plus compactes pour établir les liens entre transistors. Lithographie (µm) 1,4 1,2 1 0,8 1,2 Technologie en production 0,8 0,6 0,5 0,4 0,4 0,35 0,35 0,2 Technologie au 0,25 0,25 0,18 0,18 0,12 stade recherche 0,1 0,06 0,04 0 1985 1990 1995 2000 2005 Années 2-a : Evolution de la longueur de canal L du MOS ces dernières années Surface (mm 2 ) 1000 100 10 1985 1990 1995 2000 2005 Années Mémoires Micro Pros ASIC Exponentiel (ASIC) 2-b : Evolution de la surface des mémoires, microprocesseurs et ASIC en fonction de l année 14

Chapitre 1 : Evolution technologique Nombre de transistors Taille des mémoires (bit) 10 9 10 10 1G 10 8 10 7 10 6 10 5 80286 pentium II Merced 486 pentium 80386 10 9 10 8 10 7 10 6 256K 1M 256M 64M 16M 4M 10 4 8086 82 85 89 92 95 98 01 04 Années 10 5 82 85 89 92 95 98 01 04 Années 2-c : Evolution du nombre de transistors des différents microprocesseurs ces dernières années 2-d : Evolution de la complexité des mémoires ces dernières années Figure 2 : Les grandes tendances de l évolution technologique ces dernières années. Les figures 2-a et 2-b détaillent les deux grandes tendances de l évolution technologique [1-1] : la réduction de la longueur minimale L du canal du transistor MOS et l augmentation de la surface moyenne d un microprocesseur, d une mémoire et d un ASIC. Cette opposition de tendance pourrait paraître contradictoire, mais en réalité, malgré la diminution des tailles des transistors et des interconnexions, la surface active de silicium que l on est capable de réaliser avec le même taux de fiabilité ne cesse de croître. Ceci explique cette formidable avancée dans la complexité des mémoires et des microprocesseurs comme l illustrent les figures 2-c et 2-d. 1.2 Evolutions des interconnexions En ce qui concerne l évolution des interconnexions dans les circuits intégrés, on peut constater une augmentation constante du nombre de niveaux métalliques autorisant un routage plus dense. Afin d évaluer la densité d interconnexions maximale, nous avons calculé le nombre maximal de pistes de chaque niveau métallique pouvant couvrir l ensemble de la puce. Pour cela, nous avons pris en compte la largeur minimale des pistes et l espacement minimal autorisé entre deux pistes, exprimés par mm 2, pour chaque niveau métallique. Nous avons ensuite ajouté bout à bout l ensemble des pistes pour chaque technologie. Les résultats de cette étude donnés figure 3-a montrent que la densité a été multipliée par 10 en 20 ans. 15

Chapitre 1 : Evolution technologique La figure 3-b donne la longueur typique d interconnexion LTyp calculée selon la méthode de [1-2] pour une surface de puce donnée (équation F1): F1) L Typ AC = AC étant la surface de la puce en mm 2 2 Nous avons utilisé pour AC la surface maximale autorisée par la technologie donnée figure 2-b pour les ASIC. On constate une augmentation régulière de la longueur typique d'interconnexion avec la réduction de la lithographie. Cette longueur servira de base dans les différentes études de ce chapitre. densité (m/mm 2 ) 10000 9000 8000 7000 6000 5000 4000 3000 2000 1000 0 1985 1990 1995 2000 2005 Années Ltyp(mm) 18 16 14 12 10 8 6 4 2 0 1985 1990 1995 2000 2005 Années 3-a :Evolution de la densité d interconnexions ces dernières années 3-b :Evolution de la longueur typique d interconnexions ces dernières années Figure 3 : Evolution des interconnexions : densité et longueur typique L étude suivante consiste à évaluer la valeur des éléments parasites de l'interconnexion typique pour différentes technologies: capacité vers la masse et résistance de ligne pour la configuration décrite figure 4. Nous nous plaçons toujours dans la même configuration en choisissant des interconnexions en métal 2 de longueur et hauteur par rapport au substrat typique et de largeur et épaisseur minimales (tableau 1). La distance entre les pistes est aussi au minimum de la technologie. 16

Chapitre 1 : Evolution technologique L Typ w R R e d C C h C S C S Figure 4 : Configuration étudiée : 1 piste de métal de niveau 2 au dessus d un plan de masse. w = largeur minimale du métal 2 (µm). e = épaisseur typique du métal 2 (µm). h = hauteur typique du métal 2 par rapport au substrat (µm). d = distance minimale entre deux interconnexions de métal 2 (µm). LTyp = longueur typique d'une interconnexion pour une technologie donnée (µm). R = résistance de l'interconnexion (Ohms). CC = capacité de couplage (ff). CS = capacité vers la masse (ff). Technologie 1.2 µm 0.8 µm 0.5 µm 0.35 µm 0.25 µm 0.18 µm Largeur "W" 1.8 µm 1.2 µm 0.9 µm 0.8 µm 0.5 µm 0.3 µm Epaisseur "e" 1.1 µm 1.0 µm 1.0 µm 0.72 µm 0.6 µm 0.6 µm Hauteur "h" 2.5 µm 2.5 µm 2.5 µm 2.5 µm 2.5 µm 2.5 µm Espacement "d" 1.8 µm 1.2 µm 0.9 µm 0.8 µm 0.5 µm 0.4 µm Tableau 1: Géométrie des pistes de métal 2 d'après les règles de dessin des fondeurs AMS, ES2 et ST. L'étude consiste donc à calculer les éléments parasites de ces interconnexions pour différentes technologies ; les résultats sont reportés figure 5. En ce qui concerne le calcul des capacités, nous utilisons les formules proposées par [1-3] appliquées à LTyp,. Nous avons choisi le métal de niveau 2 plutôt que de niveau 1 dont les caractéristiques électriques ont fortement varié avec l évolution technologique. Pour le calcul de la résistance, nous simplifions le 17

Chapitre 1 : Evolution technologique problème en nous limitant à la résistance statique, en supposant le conducteur homogène (équation F2). F2) R = ρ L e Typ ρ : résistivité du matériau utilisé pour l'interconnexion. 100 2000 Capacité (ff/mm) 90 80 70 60 50 40 30 20 10 0 1985 1990 1995 2000 2005 Années Capacité de couplage Capacité vers la masse RésistanceTypique (Ohms) 1800 Aluminium 1600 1400 1200 Cuivre 1000 800 600 400 200 0 1985 1990 1995 2000 2005 Années 5-a :Evolution des capacités vers la masse et des capacités de couplage pour une interconnexion typique en métal2 (ff) 5-b :Evolution de la résistance du métal2.pour les longueurs typiques (Ohms). Figure 5 : Evolution des éléments parasites dans les interconnexions (résistances et capacités) Les résultats obtenus figure 5-b montrent que la résistance de ligne a tendance à fortement augmenter avec l avancée technologique. D'après la figure 5-a, la capacité de l interconnexion vers la masse reste quasi constante alors que la capacité de couplage ne cesse d'augmenter provoquant des phénomènes de couplages électromagnétiques de plus en plus important. Cela est dû à la réduction plus importante de la largeur "W" de l'interconnexion par rapport à son épaisseur "e", ainsi qu'à celle de la distance "d" séparant deux conducteurs (tableau 1). Sur une interconnexion typique, des retards de commutation importants apparaissent pour des technologies submicroniques. Il devient donc nécessaire de réaliser des efforts technologiques tels que l'utilisation d'interconnexions en cuivre ayant une meilleure conductivité et permettant de réduire au mieux ces retards d'environ 40%. 18

Chapitre 1 : Evolution technologique 1.3 Evolution dynamique Afin de rendre compte de la nuisance de certains phénomènes naissant avec la course à la miniaturisation, nous avons choisi d étudier l évolution des délais de propagation et des couplages parasites pour différentes technologies, de la 1.2 µm à la 0.18µm. En ce qui concerne les délais de propagation, on discerne deux causes principales : le temps de commutation des portes logiques et le temps de propagation le long d une interconnexion. Le délai global a longtemps été un problème de délai de porte, avec une contribution peu significative de l effet de retard lié à l interconnexion elle-même, essentiellement capacitive [1-4]. Ce délai est maintenant surtout lié à l interconnexion, avec tout d abord un effet RC très important (environ 200 ps en 0.25 µm sur une interconnexion de 5 mm), suivi d effets de propagation, autrement dit de limitation liée à la vitesse de la lumière (20 ps environ sur cette même piste). Pour illustrer cette évolution, nous avons pris en compte dans nos simulations les longueurs d interconnexions typiques, calculées dans le sous chapitre précédent, ainsi que des inverseurs de base des bibliothèques des fondeurs. La figure 6-a explicite notre méthode d évaluation du retard introduit par la commutation d une porte. A l aide du logiciel Microwind [1-5], nous avons réalisé au niveau "layout" un oscillateur formé de trois inverseurs CMOS de longueur de canal L minimal connectés entre eux par des interconnexions les plus courtes possibles. Pour les technologies supérieures à 0.35µm, les simulations ont été menées avec le niveau 3 de SPICE [1-6], par contre de 0.35µm à 0.18µm, nous avons utilisé le modèle MM9 de Phillips [1-7]. La justification de ces choix est donnée en conclusion du chapitre 2. Le chronogramme de la figure 6-a montre que pour réaliser une période d oscillation, chaque porte a dû commuter deux fois, ce qui revient à dire qu une période d oscillation est égale à six fois le temps de commutation d un inverseur à condition d'équilibrer les tailles des transistors N et P de manière à ce que le temps de commutation sur un front montant soit identique à celui sur un front descendant. Le temps de propagation le long des interconnexions est négligeable car les connexions sont très courtes. La figure 6-b explicite la méthode d évaluation du délai dû à l interconnexion. Connaissant la valeur de la capacité vers la masse et de la résistance de chaque interconnexion typique, pour chaque technologie, nous avons utilisé un simulateur SPICE pour réaliser cette étude. Pour des raisons de simplicité, le délai entre un bout et l autre de la piste est déterminé à Vdd/2 et non entre 10% du front de départ et 90% de celui d arrivée comme l on trouve souvent dans la littérature. 19

Chapitre 1 : Evolution technologique A B C A A Rtyp B T : période d oscillation C typ 2 Td : Délai de propagation C typ 2 A B C ta0 ta1 ta2 T T T A B ta à Vdd/2 tb à Vdd/2 T T tc = T /6 tc :temps de commutation d un inverseur td = (tb-ta)à Vdd/2 td :délai dû à l interconnexion 6-a :Méthode de simulation du retard introduit par une porte CMOS 6-b :Méthode de simulation du délai de propagation sur une interconnexion. Figure 6 : Schémas de principe permettant l évaluation des différents délais introduits par les portes logiques et les interconnexions A partir des résultats obtenus de ces deux types de simulation, nous avons comparé sur l histogramme de la figure 7, la part du retard due aux portes logiques ("buffer" typique de la technologie) et celle due aux interconnexions typiques définies précédemment. On peut remarquer que la tendance globale est à l augmentation des délais. Le délai par porte diminue de façon quasi linéaire alors qu à l inverse, le délai de propagation croît de façon plutôt exponentielle. 0,6 0,5 Délai (ns) 0,4 0,3 0,2 delai/inter (ns) délai/porte (ns) 0,1 0 1986 1988 1992 1995 1998 2001 Figure 7 : Histogramme représentant la part du délai due aux portes et celle due aux interconnexions. 20

Chapitre 1 : Evolution technologique En ce qui concerne les perturbations dues au couplage diaphonique entre interconnexions métalliques, la réduction des dimensions latérales (les dimensions verticales variant peu) exacerbe le couplage diaphonique qui devient un des phénomènes parasites majeur des circuits submicroniques profonds [1-8]. Avec l'évolution technologique, le facteur de forme de l interconnexion de plus en plus apte au couplage latéral, donc à la diaphonie, qui est matérialisé figure 8 par les lignes de champ reliant les conducteurs, plus nombreuses et resserrées en (8-b) qu en (8-a), alors que le lien avec la masse se relâche. C faible C fort C fort C fort C fort C fort C faible C faible 8-a : Couplage en micronique (1.2µm). 8-b : Couplage en submicronique (0.25µm) Figure 8 : Lignes de champ entre un conducteur métal 2 polarisé à VDD et son proche voisin connecté à la masse. La figure 9 présente la méthode de simulation et les résultats obtenus dans l étude de l évolution du couplage capacitif dans les circuits intégrés ces dernières années. Comme jusqu'à présent, nous utilisons les interconnexions métal 2 dont la longueur typique a été déterminée précédemment pour chaque technologie. La piste victime, sur laquelle nous menons l étude, est rappelée à la masse, comme l illustre la figure 9-a, par un transistor NMOS de petite taille (largeur "W" et longueur "L" au minimum de la technologie) Un "buffer" de grande taille (largeur "W" importante et longueur "L" au minimum de la technologie) génère un front montant raide sur la piste coupable. La figure 9-b représente le pourcentage de bruit qui apparaît sur la victime, par rapport à VDD. L'étude sur un front descendant donne des résultats identiques si les transistors N et P des inverseurs sont dimensionnés de façon à rattraper l'écart de mobilité entre un NMOS et un PMOS. Par contre, le bruit est plus important sur un front descendant si la différence de mobilité n'est pas compensée. 21

Chapitre 1 : Evolution technologique C typ 2 Rtyp C typ 2 70 60 50 C X.typ 2 C X.typ 2 Bruit/Vdd (%) 40 30 20 Rtyp 10 Vdd C typ 2 C typ 2 V : point d évaluation du couplage capacitif V DD 9-a :Méthode de simulation du couplage électromagnétique entre deux pistes. 0 1985 1990 1995 2000 2005 Années en % : (amplitude du couplage) 9-b :Evolution de l amplitude du couplage électromagnétique en % de VDD Figure 9 : Simulation de l évolution du couplage électromagnétique au cours des dernières années. D après les résultats de simulation le pourcentage du bruit de couplage par rapport à la tension d alimentation VDD double entre les technologies 1.2 µm et 0.18 µm. Nous nous sommes positionnés dans le pire cas, avec des longueurs couplées importantes, une distance entre les pistes minimales et un "buffer" d'attaque (entrée de la piste coupable) très puissant. Avec des pourcentages de bruit aussi élevés, il est à craindre que le circuit ne fonctionnera pas. Le problème est de s assurer que de telles configurations de lignes couplées ne se trouveront pas sur la puce. Seuls des logiciels spécifiques sont à même d apporter cette garantie. 1.4 Conclusion A partir des données technologiques des fondeurs et de la SIA Roadmap [1-2], nous avons défini une configuration d'interconnexions typiques pour chaque technologie afin d'étudier les conséquences de l'évolution technologique sur l'intégrité de signal. Les résultats de simulations confirment tout d abord une nette augmentation des délais de propagation le long des interconnexions. Malgré une amélioration constante de la vitesse de commutation des portes, le phénomène limitatif est le délai lié à la structure de plus en plus résistive de l interconnexion. De plus, les dimensions latérales ne cessent de décroître tandis que les dimensions verticales évoluent peu, augmentant les effets de proximité entre interconnexions. En 0.25µm, les bruits parasites par effet de diaphonie atteignent des valeurs proches ou supérieures aux seuils de 22

Chapitre 1 : Evolution technologique commutation des portes logiques. De tels bruits peuvent entraîner une panne du circuit. Ces phénomènes parasites doivent donc être maîtrisés afin d'assurer le bon fonctionnement de la puce. 23

Chapitre 1 : Evolution technologique Bibliographie du chapitre 1 : [1-1] The National Technology Roadmap for Semiconductors, 1997, Semiconducteur Industry Association http ://www.sematech.org/public. [1-2] Bakoglu "Circuits, Interconnections and Pakckaging for VLSI", p196, Addison Wesley, 1990. [1-3] Delorme N., Belleville M., Chilo J. "Inductance and capacitance analytic formulas for VLSI interconnects" Electronic letters, vol 32, n 11, pp 996-997, May 1996. [1-4] Weste, Eshraghian "Principles of VLSI design", Addison Wesley, 93. [1-5] Sicard E. "Microwind : an introduction to microelectronics", INSA Editor, 1998, ISBN 2-87649- 017X [1-6] Quarles, Newton, Pederson "SPICE3 version 3f3 manual" University of Berkeley, California, 1993 [1-7] R. Velghe et al., "MOS Model 9", Philips Research Labs, June 95, Report NL-UR 003/94. [1-8] Gal "On-chip crosstalk, the new signal integrity challenge", Proc. Custuom IC Conf, 1995 24

Chapitre 2 : Modélisation des MOS CHAPIITRE 2 : MODELIISATIION DES TRANSIISTORS MOS Les temps de commutation des transistors, les formes de propagation du signal, les bruits de couplage évoluent de technologie en technologie, nécessitant une remise en cause des modèles de transistors MOS, des modèles d interconnexions ainsi que des modèles d effets parasites. Dans ce chapitre, nous nous intéressons à l étude des domaines de validité des différents modèles de transistors MOS, en fonction de la technologie. Après avoir présenté les modèles les plus couramment utilisés, nous justifions la nécessité de choisir pour une technologie donnée, le modèle le plus fiable possible, mais plus encore, la nécessité d adapter manuellement tous les paramètres de ce modèle pour le circuit utilisé. Nous présentons alors notre démarche qui vise à inclure systématiquement sur chacune des puces réalisées, une série de motifs spécifiques afin d extraire de manière fiable, simple et précise les différents paramètres des modèles de transistors MOS canal N et canal P. La phase d extraction, décrite dans ce chapitre, vise à ajuster les différents paramètres des modèles afin de superposer au mieux les caractéristiques simulées et mesurées d une série de transistors. Cette étape se révèle primordiale dans la mise au point de notre système de mesure, en particulier dans la prédiction de son fonctionnement analogique. 2.1 Evolution des modèles de transistors MOS Depuis plus de 10 ans, la technologie CMOS (Complementary Metal-Oxyde- Semiconducteur) joue un rôle prédominant dans l industrie du circuit intégré. Cette technologie n est pas nouvelle. Le transistor MOS à effet de champ a été inventé par J. Lilienfeld en 1925 et une structure semblable au MOS actuel fut proposée en 1935 par O. Heil. Pendant plusieurs années, le transistor bipolaire a prédominé sur le transistor MOS jusqu à l apparition du procédé de silicium plannaire, dans les années 60. La fabrication des MOS de type N et P sur le même substrat date environ de la même époque. Afin de prédire le fonctionnement d un circuit, d évaluer les marges d erreurs par rapport à la spécification ou de tester différentes approches, la simulation du comportement électrique d un circuit se révèle très utile. Un bon modèle 25

Chapitre 2 : Modélisation des MOS mathématique doit reproduire ce comportement en tenant compte des propriétés physiques du circuit et de son environnement de fonctionnement. En 1968, le premier modèle de simulation de transistor MOS est mis au point par Shichman-Hodges selon la méthode de Negel. Le modèle niveau 1 [2-1], du fait de la simplicité de ses équations, permet une compréhension aisée du fonctionnement de base d un transistor idéal. Néanmoins, bien qu utile pour des calculs rapides, il contient plusieurs approximations qui limitent sa précision. Certains effets du second ordre tels que la limitation de la vitesse des porteurs, la conduction sous le seuil, ou encore la dégradation de la mobilité dans les canaux courts, ne sont pas pris en compte, ce qui limite ce modèle aux technologies largement supérieures au micron. En 1980, deux nouveaux modèles dérivés du premier, sont proposés dans le simulateur Spice de l Université de Berkeley en Californie. Le niveau 2 (10µm-2µm) est un modèle analytique qui repose entièrement sur des équations de la physique du composant. Il complète le niveau 1 par des équations qui modélisent les effets du second ordre présents pour les transistors à canal court et étroit. La structure du niveau 3 [2-2] est semblable à celle du niveau 2, mais son approche dite semi-empirique permet d éviter les problèmes de convergence et de temps de calcul. Ce modèle, moins proche de la physique, est plus simple à utiliser et caractérise avec plus de précision les transistors "canal court" (2µm-0.8µm). La validité du niveau 3 atteint ses limites pour les technologies sub-microniques profondes. En effet, l imprécision de ce modèle dans certains domaines de fonctionnement du transistor MOS, n est plus acceptable. Afin de couvrir une plus grande échelle de géométrie, les nouveaux modèles doivent inclure la prise en compte d'effets physiques nouveaux comme la dépendance complexe de VT avec la longueur du canal, les effets d'avalanche etc... De nouveaux modèles apparaissent alors : de BSIM1 en 1985 (0.8µm-0.5µm) jusqu à BSIM3.3 [2-3] en 1997 pour les technologies inférieures à 0.5µm ainsi que des modèles concurrents comme MM9 développé par Phillips [2-4]. Ces modèles diffèrent en complexité et précision suivant les applications : digitale, analogique, puissance, faible consommation, etc. L existence d un tel panel de modèles provient du fait qu il n existe pas un modèle simple et assez précis pour caractériser l ensemble des technologies CMOS, de même que différentes approches du monde académique et du monde industriel. Demain, des technologies comme le SOI (Silicon On Insulator) ou le SIGe (Silicon Germanium) pourraient révolutionner le monde du transistor MOS classique et sa série d équations, et d imposer aux concepteurs de nouveaux standards de modèles. 26

Chapitre 2 : Modélisation des MOS 2.2 - Le modèle de MOS niveau 1 Nous rappelons ci-après les équations du modèle de niveau 1 basées sur les hypothèses physiques suivantes: Le champ électrique est supposé constant, permettant l'intégration du potentiel dans le canal de manière simple. On considère la structure unidimensionnelle en négligeant le rôle des charges en dehors de celles présentes aux interfaces. Mode bloqué : VGS < VT F3) I DS = 0 Mode linéaire : VDS < VGS - VT I K W L V V V VDS DS = P GS T DS 2 F4) ( ) 2 Mode saturé : VDS > VGS-VT K 2 W L V P F5) I = ( V ) DS GS T 2 Avec : F6) VT = VTO + GAMMA ( PHI VBS PHI ) IDS : courant véhiculé entre le drain et la source du transistor NMOS. VDS : tension appliquée entre le drain et la source. VGS : tension appliquée entre la grille et la source. VT : tension de seuil du transistor NMOS. 27

Chapitre 2 : Modélisation des MOS Les paramètres du modèle pour un transistor canal N sont répertoriés dans le tableau 2. En ce qui concerne le MOS canal P, seules la tension de seuil VT0 et la transconductance Kp sont réellement différentes : Dans ce cas, VTO est négatif et Kp est proportionnel à la mobilité de trous µp. Paramètre SPICE Unité Valeur en 0.8µm Valeur en 0.25µm VTO V 0.8 0.5 Tension de seuil Description KP A/V 2 500 250 Transconductance W µm 1.6 0.5 Largeur du canal L µm 0.7 0.25 Longueur du canal GAMMA V 1/2 0.4 0.4 Dépendance de la tension de seuil avec Vsubstrat PHI V 0.7 0.7 Potentiel de surface Tableau 2 : Les paramètres du modèle niveau 1 pour un transistor canal N. La figure 10 présente un exemple de caractéristiques IDS en fonction de VDS et VGS. Conformément à l'équation F5), le modèle niveau 1 fournit une loi IDS en fonction de VDS avec une dépendance de type carré avec VGS. IDS (ma) VGS 2 IDS (µa) 200 150 V BS = 0 V BS = -1 V BS = -2 100 50 VTO V GS (Volt) IDS/VDS pour VGS allant de 0 à 5V par pas de 1V IDS/VGS pour VDS =0.1V et VBS = 0, -1 et 2V Figure 10 : Caractéristiques IDS d un MOS canal N simulé avec le modèle niveau 1. Nous avons tenté l expérience suivante : prédire le fonctionnement de transistors fabriqués en 1997 en technologie 0.35µm avec le modèle 1, datant de 1960. Le résultat est reporté figure 11 pour un transistor W=10µm, L=10µm. On remarque que la corrélation mesure/simulation est 28

Chapitre 2 : Modélisation des MOS loin d être catastrophique. Ceci confirme donc que le modèle 1 est encore valide pour des grandes longueurs de canaux. Figure 11 : Comparaison entre la caractéristique mesurée d un NMOS 10x10 µm et celle simulée avec le modèle 1. Nous comparons, figure 12, le modèle 1 et la mesure pour le transistor 10x0.4µm. On constate une erreur de 120 % sur le courant maximum. Cet écart va dans le sens d une prévision trop optimiste des performances du transistor à canal court. Le niveau 1 devient inopérant pour des transistors dont la longueur de canal est inférieure au micron. Figure 12 : Comparaison entre la mesure d un NMOS de taille W=10 µm et L=0.4 µm et la simulation avec le jeu de paramètres du 10x10 µm 29

Chapitre 2 : Modélisation des MOS 2.3 - Le modèle de MOS niveau 3 L'apparition de transistors submicroniques, c'est-à-dire dont la longueur L de canal est inférieure au micron, a nécessité une remise en cause du modèle de niveau 1. Les effets canal court tels que la limitation de la vitesse des porteurs, la conduction sous le seuil ou la dégradation de mobilité, doivent alors être pris en compte: c'est le rôle du modèle de niveau 3. 2.3.1 Modélisation du courant La structure du niveau 3 avec son approche dite semi-empirique permet d éviter les problèmes de convergence et de temps de calcul. Ce modèle, moins proche de la physique que le modèle de niveau 1, caractérise avec plus de précision les transistors "canal court" (2µm-0.8µm). Nous donnons ci-après les équations de courant IDS du transistor en fonction des tensions appliquées a ces bornes VDS et VGS dans différentes régions de fonctionnement. Mode bloqué : VGS < VT F7) I DS = 0 Mode linéaire : VGS > VON La saturation du champ électrique crée une dépendance du courant IDS avec la tension VDS en régime saturé. Le paramètre qui permet de prendre en compte cette dépendance est nommé KAPPA (équation F8) ). W V = + LEFF 2 F8) I DS Keff ( 1 KAPPA VDS ) VDE ( VGS VTH ) DE Les différents paramètres de l'équation F8) sont définis ci dessous. Certains d'entre eux comme LD, VMAX, KP et THETA ont une signification physique, alors que d'autres sont purement empiriques comme KAPPA qui agit sur l effet de saturation. F9) V = 12. V ON TH F10) VTH = VTO + GAMMA ( PHI VBS PHI ) F11) VDE = min ( VDS, VDsat ) 30

Chapitre 2 : Modélisation des MOS F12) V = V + V V + V 2 2 Dsat C sat C sat F13) Vsat = VGS VTH F14) V = VMAX LEFF c 0. 06 VMAX représente la limitation de vitesse des porteurs. F15) LEFF = L 2 LD La réalisation physique du transistor comporte une incertitude quand à la longueur réelle du canal. LEFF représente la longueur effective du canal par rapport à la longueur dessinée (figure 13). L (dessiné) Grille Source LD LEFF LD Drain Figure 13: Vue en coupe du transistor avec ses paramètres géométriques pour la modélisation. D'un point de vue modélisation le terme KP initial est altéré par le paramètre THETA qui modélise la dégradation de mobilité pour VGS élevé et devient un KP effectif que l'on nomme KEFF (équation F16) ). F16) K eff = KP ( 1+ THETA ( VGS VTH )) Mode sous le seuil: VGS < VON F17) I = I ( V, V ) DS DS ON DS ( VGS VON ) e NSS 31

Chapitre 2 : Modélisation des MOS Les paramètres du modèle pour un transistor canal N sont répertoriés dans le tableau 3. Les modifications de paramètres les plus significatives, lors du changement de technologie de 0.8µm à 0.25µm, concernent la tension de seuil VTO qui suit la réduction de tension d alimentation, et la transconductance KP qui est inversement proportionnelle à l épaisseur d oxyde TOX. Plus on va vers les petites dimensions et plus la tension d alimentation et l épaisseur d oxyde diminuent. Paramètre SPICE Unité Valeur en 0.8µm Valeur en 0.25µm Description VTO V 0.8 0.5 Tension de seuil KP A/V 2 135 250 Transconductance W µm 1.6 0.5 Largeur du canal L µm 0.8 0.25 Longueur du canal LD µm 0.05 0.03 Correction de longueur de canal effectif GAMMA V 1/2 0.4 0.4 Dépendance de la tension de seuil avec V substrat KAPPA 0.01 0.01 Variation du courant avec Vds en saturation PHIN V 0.7 0.7 Potentiel de surface NSS V 0.07 0.07 Pente du courant sous le seuil de type nkt/q VMAX m/s 130K 130K Saturation de la mobilité Tableau 3 : Les paramètres du modèle niveau 3 pour un transistor canal N. La figure 14 illustre l effet de ces nouveaux paramètres sur les caractéristiques simulées d un transistor MOS canal N. IDS (µa) 12 9 THETA VBS = 0 VBS = -1 VBS = -2 IDS (µa) VMAX KAPPA Modèle 1 Modèle 3 6 Modèle 1 3 Modèle 3 VGS (Volt) VDS (V) Caractéristique IDS fonction de VGS Caractéristique IDS fonction de VDS 32

Chapitre 2 : Modélisation des MOS I DS (log) NSS Modèle 3 Modèle 1 0 0.5 1.0 1.5 V GS Log (IDS) fonction de VGS Figure 14 : Evolution des caractéristiques du MOS avec le modèle de niveau 3. 2.3.2 Modélisation des capacités La réponse dynamique d un système à base de transistors MOS est fortement dépendante des capacités parasites de ces transistors et des interconnexions au sein du système. En ce qui concerne le transistor, on répertorie (figure 15) les capacités grille/drain, grille/source et grille/substrat ainsi que les capacités drain/substrat et source/substrat. Figure 15 : Capacités parasites mise en jeu lors du fonctionnement dynamique d un MOS. Les capacités CDB et CSB sont considérées dans le modèle niveau 3 comme identiques. Elles se décomposent en deux capacités, CJ la capacité de jonction surfacique (F/µm 2 )et CJSW la capacité de jonction périphérique (F/µm). L équation F18), donnée dans le modèle de niveau 3 de SPICE, permet d évaluer les capacités de diffusion. 33

Chapitre 2 : Modélisation des MOS F18) MJ VJ VJ C j Aire CJ + + 1 + Peripherie CJSW 1 PB PB MJSW = Avec : MJ : Coefficient de jonction surfacique MJSW : Coefficient de jonction périphérique VJ : Potentiel de jonction (V) PB : Tension intrinsèque (V) Aire : Surface de la jonction (µm 2 ). Périphérie : Périmètre de la jonction (µm). Les capacités CGD, CGS et CGB dépendent de l état dans lequel se trouve le transistor. Suivant les versions SPICE, la formulation de ces capacités diffère [2-5]. La figure 16 représente la variation des capacités CGS et CGD en fonction de VDS, la tension appliquée entre le drain et la source, pour différentes valeurs de VGS, pour un transistor NMOS à canal court (L=0.75 µm). Figure 16 : Variation des capacités CGD et CGS avec les tensions VDS et VGS pour un NMOS à canal court. COX représente la capacité d oxyde de grille. Sa valeur est donnée par la formule F19. F19) SiO C ε ε 0 2 OX TOX = (pf/µm 2 12 ) avec : ε 0 = 8.854 10 F/m, ε = 3. SiO 2 9 et TOX en m. 34

Chapitre 2 : Modélisation des MOS 2.4 - Le modèle de MOS niveau 9 de Philips (MM9) Le MOS modèle 9 (couramment appelé MM9) a été créé pour la simulation des circuits submicroniques, avec un accent sur les applications analogiques [2-4]. Les fondeurs tels que ST- Microelectronics, Philips et Siemens ont adopté ce modèle comme standard de base de toutes leurs technologies CMOS submicroniques. 2.4.1 Particularité du modèle Ce modèle donne une description complète de toutes les quantités relatives aux transistors MOS telles que le courant de nœuds, les quantités de charges, la densité spectrale des bruits d alimentation, les faibles courants d avalanche etc Toutes les équations sont basées sur les approximations d un canal progressif, avec une correction du 1 er ordre pour les petites tailles. Pour le calcul de toutes les quantités du modèle, les équations de densité de porteurs et du champ électrique sont inchangées. La continuité de la dérivée du courant et des charges est un point clé de ce modèle. En particulier, la description des transitions de faible à forte inversion ainsi que celle du mode linéaire à saturé, ont été traitées avec soin. Le modèle 9 compte 18 paramètres permettant de décrire précisément un transistor MOS seul. Ce transistor est appelé transistor intrinsèque. Les charges de jonction, courant de fuite et capacité d interconnexion ne sont pas calculées. Pour l implémentation dans un simulateur électrique, le MOS modèle 9 peut être séparé en plusieurs parties indépendantes : Le cœur de MM9 : Il décrit le comportement d un transistor unique. Le système est considéré comme symétrique, on peut interchanger le drain et la source sans modifier les propriétés électriques. La dénomination "drain", "source" dépend de la tension appliquée. Pour un NMOS, le côté porté au potentiel le plus haut est appelé le drain. 35

Chapitre 2 : Modélisation des MOS Les opérations préliminaires : Les paramètres apparaissant dans les équations sont appelés les paramètres réels. Ils peuvent être déterminés par des mesures électriques. Etant donné qu ils dépendent souvent de la géométrie et de la température, on rajoute un ensemble de paramètres de référence pour une température et une taille données. Par certaines règles de transformation appliquées aux paramètres de références, on obtient les paramètres réels pour n importe quel transistor dans des conditions non référencées. Les dépendances en fonction de la longueur et largeur du canal ainsi qu en fonction de la température sont prises en compte. Le transistor de référence (figure 17) est choisi avec une longueur de canal LER très grande, afin de s affranchir de la plupart des effets canal court. L extraction du modèle sur ce type de transistor est, de ce fait, très simple. WER est choisi assez grand afin de négliger les effets de canal étroit. W ER =10 µm L ER =10 µm Figure 17 : Transistor de référence pour le modèle MM9 Les équations de courant : Elles se composent d équations de courant de canal et de courant de substrat. La détermination du courant de canal nécessite préalablement le calcul de la tension de seuil, de la conductivité du canal et du courant sous le seuil. Dans MM9, le phénomène d avalanche est modélisé : à cause des très petites dimensions, des champs électriques très importants apparaissent, en particulier au voisinage du drain. Les électrons participant au courant de canal atteignent une telle vitesse qu'ils entrent en collision avec le réseau cristallin en générant des paires électrons/trous. Pour le NMOS, ces électrons supplémentaires contribuent au courant de canal et les trous au courant de substrat. 36