Version 5-1-12 Rapport de Prospective du GdR SoC-SiP 1
Rapport de Prospective du GdR SoC-SiP Michel Robert, Patrick Garda, Yann Deval, Ian O'Connor, Frédéric Pétrot, Nathalie Julien, Régis Leveugle, Franck Wajsbürt, Gilles Sassatelli, Bertrand Granado, Patrick Girard, Cécile Belleudy, Guy Gogniat, Patricia Desgreys, Nathalie Deltimple, Jacques-Olivier Klein, Cristell Maneux, Marie Lise Flottes, G. Di Natale, Philippe Coussy, Michel Renovell, Patrick Loumeau, Olivier Sentieys, Lionel Torres, Pascal Fouillat, Andreas Kaiser Table des matières - Présentation du GdR SoC-SiP - Introduction au rapport de prospective - Logiciels Embarqués et Architectures Matérielles : Frédéric Petrot, Franck Wajsbürt - Architectures Reconfigurables : Bertrand Granado, Gilles Sassatelli - Systèmes hétérogènes : Ian O'Connor, Patrick Garda - Test & Tolérance de SOC/SIP : Patrick Girard, Régis Leveugle - Sécurité numérique : Guy Gogniat, ML Flottes, G. Di Natale - Méthodes et outils de conception AMS & RF : Patricia Desgreys, Nathalie Deltimple - Technologies émergentes : Jacques-Olivier Klein, Cristell Maneux - Consommation et Energie : Nathalie Julien, Cécile Belleudy Annexes : - Les circuits numériques et leurs limites - Formation : Compte rendu de l atelier CNFM «Conception en Nanoélectronique : Hétérogénéité et Complexité» 2
Mots clés Systèmes sur puce (System-On-Chip, System-In-Package) : systèmes intégrés matériel-logiciel, systèmes temps réel, logiciel embarqué, conception, test, vérification, logiciels de CAO, adéquation algorithme-architecture, architectures multi-processeurs, parallélisme, reconfiguration, communications, adaptation, autonomie, sécurité numérique, Circuits intégrés Numériques, Analogiques, Mixtes. Micro-Nano électronique. Conception, Test, Modélisation & Optimisation de circuits, Logiciels de CAO. Micro-Nano systèmes Intégration 3D de systèmes (SIP). Synthèse de circuits. Capteurs et Réseaux de capteurs. Technologies émergentes & Architectures innovantes. Robustesse, Variabilités, Tolérance aux pannes, Fiabilité, Sécurité. Energie et consommation. Présentation du GDR SoC-SiP Le titre même du GDR tend à définir et à fixer le périmètre scientifique du groupement : - SoC pour «System on Chip» ou «Système embarqué sur puce», traduit l idée de l intégration de fonctions électroniques dans un circuit intégré en prenant en compte la complexité (>1 milliard de transistors sur une puce, 7 milliards en 2011) ; - SiP, pour «Système in Package» ou «Système intégré en Boitier», prend en compte l environnement (capteurs, MEMS, antennes ) souvent hétérogène du SOC. Les travaux de recherche de cette communauté sont fortement liés à l évolution des technologies d intégration. Toutefois, ils ne concernent pas le développement des technologies de fabrication des puces et de leur environnement. L'objectif de ce groupement est d'étudier et de proposer de nouvelles approches pour la conception et la validation des systèmes complexes intégrés sur une puce de Silicium (SoC) ou en trois dimensions dans une technologie «SIP». L'accent est mis sur les architectures matérielles en prenant en compte leurs interactions avec les logiciels (applications, systèmes d'exploitation, reconfiguration) et l'environnement réel (analogique, RF, micro-ondes, MEMS). Pour cela, le groupement associe des compétences en micro-électronique (logique, analogique, RF), informatique temps-réel, architectures informatiques et proche de la physique (nouvelles technologies). Organisation du GDR Direction : - Directeur : Michel ROBERT, qui a succédé à Michel RENOVELL en 2010 - Directeur adjoint : Yann DEVAL qui a succédé à Alain GREINER en 2010 - Secrétariat (supporté par le LIRMM) Animateurs de Thématiques : - Logiciels Embarqués et Architectures Matérielles :Franck Wajsbürt, Frédéric Petrot remplacé par Philippe Coussy (Octobre 2011) - Architectures Reconfigurables : Bertrand Granado, Gilles Sassatelli - Systèmes hétérogènes : Ian O'Connor, Patrick Garda - Test & Tolérance de SOC/SIP : Patrick Girard, Régis Leveugle 3
- Sécurité numérique : Guy Gogniat, ML Flottes, G. Di Natale - Méthodes et outils de conception AMS & RF : Patricia Desgreys, Nathalie Deltimple - Technologies émergentes : Jacques-Olivier Klein, Cristell Maneux - Consommation et Energie : Nathalie Julien, Cécile Belleudy Comité de pilotage : Michel Robert, Patrick Garda, Yann Deval, Ian O'Connor, Frédéric Pétrot, Nathalie Julien, Régis Leveugle, Franck Wajsbürt, Gilles Sassatelli, Bertrand Granado, Patrick Girard, Cécile Belleudy, Guy Gogniat, Patricia Desgreys, Nathalie Deltimple, Jacques-Olivier Klein, Cristell Maneux, Marie Lise Flottes, G. Di Natale, Philippe Coussy, Michel Renovell, Patrick Loumeau, Olivier Sentieys, Lionel Torres, Pascal Fouillat, Andreas Kaiser, Alain Greiner. Activités du GDR L objectif du GDR SoC-SiP est de fédérer l essentiel de la communauté scientifique nationale. L animation scientifique se structure principalement autour des actions suivantes : - Le site web du GDR : www.lirmm.fr/soc_sip - Le soutien aux évènements nationaux du domaine ; - Les Journées Thématiques organisées par le GdR ; - Le Colloque National du GDR. Actuellement, le nombre d inscrits au GDR s élève à 600 membres. Les outils de communication principaux sont le site Web et les listes de diffusion du comité de pilotage et de l ensemble des membres inscrits. Les membres du GDR reçoivent par courrier électronique, de manière régulière, des informations sur les activités proposées par le GDR : journées thématiques, colloque Le web et mail sont des outils de communication du GDR vers ses membres. Le GDR soutient les évènements, workshops ou écoles organisés au niveau national dans la thématique qui nous concerne : JNRDM, FETCH (Ecole Francophone sur les technologies de conception des systèmes embarqués hétérogènes), etc. Les Journées Thématiques Chacune des thématiques du GDR organise ses journées qui sont de fait distribuées tout au long de l année. Elles apparaissent donc comme l activité de fond du GDR. Le processus en est le suivant. Les animateurs mettent en place un programme pour une journée thématique. Ce programme est entièrement sous la responsabilité de l animateur et peut consister en exposés, présentations invitées, débat sur un thème Lorsque le programme est fixé, la journée est annoncée, en accord avec la Direction du GDR, au moyen de courriers électroniques envoyés à toue la communauté. Effectifs du GDR La synthèse des effectifs des treize principaux laboratoires du GDR (ETIS, IEF, IEMN, IMS, INL, IRISA, LAAS, Lab-STICC, LIEN, LIP6, LIRMM, LTCI, TIMA) effectuée fin 2011, donne au GDR un effectif de 706 membres au 31 décembre 2011 : 272 permanents, 357 doctorants et 77 autres personnels temporaires. Ces données seront complétées, au fur et à mesure de leur obtention, 4
avec les effectifs d une dizaine d autres laboratoires (InESS, L2MP, LCIS, LaHC, LE2I, ), ce qui devrait conduire à 800 membres environ. Les deux graphes ci-dessous illustrent la répartition des permanents par sections des CoNRS / CNU et par domaine (électronique et informatique) avec les effectifs connus au 31 décembre 2011 : Sec$ons Domaines 128 15 22 47 49 55% 45% 8 7 27 61 63 Informa3que Electronique Les deux graphes ci-dessous illustrent la participation des membres du GDR aux groupes thématiques et leur répartition par domaines (électronique, informatique et transverse) : 160 140 120 100 80 60 40 20 0 Groupes Théma$ques Logiciels Embarqués Architectures Architectures reconfigurables Systèmes hétérogènes Test et tolérance aux fautes Sécurité des systèmes Méthodes embarqués et ou3ls de concep3on AMS Technologies émergentes Consomma3on et énergie Théma$ques 29% 31% 40% Informa3que Electronique Transverse 5
INTRODUCTION A LA PROSPECTIVE Contexte : du nano-transistor à la téra-complexité des systèmes Avec la microélectronique, nous avons assisté à un développement sans précédent du degré de miniaturisation, dans le domaine du traitement de l information et de la communication. L histoire des sciences met en évidence les besoins : automatiser, calculer, coder-décoder, gérer des données. Ces besoins ont suscité des progrès technologiques en mécanique, fluidique, puis électrique et électronique : depuis l invention du tube à vide en 1904, du transistor en 1947, du premier circuit intégré en 1960, l'évolution des technologies de fabrication des circuits intégrés, permet de réaliser aujourd hui des systèmes microélectroniques complexes intégrés sur une même puce : les SoC (pour System On Chip), sont des circuits d une surface de l ordre de plusieurs cm 2, intégrant plusieurs centaines de millions de transistors (par exemple 7 Milliards de transistors pour le dernier FPGA de la famille Xilinx) ayant des longueurs de grille minimum de 28 à 22 nm en technologie CMOS. La complexité de ces circuits, dépasse ainsi aujourd hui largement le milliard de transistor, et ces technologies font évoluer nos besoins. Les enjeux sociaux et économiques sont en effet cruciaux du fait de la présence des technologies micro-nano-électroniques dans la totalité des équipements destinés aux technologies de l information et de la communication. Les performances techniques recherchées pour les objets nomades communicants (téléphones mobiles, assistants numériques personnels, navigateurs GPS, ) sont une bonne illustration des objectifs à atteindre dans des marchés où la compétition internationale est très forte : faible poids, faible volume, grande autonomie, bonne couverture géographique, bonne ergonomie, performances permettant de transmettre en temps réel des informations audio ou vidéo, sécurité,, et faibles coûts. Le domaine SoC-SiP, qui désigne les systèmes micro-nano-électroniques matériels-logiciels, intégrés en 2D et 3D, est donc fortement interdisciplinaire. La complexité des architectures permet d envisager dans cette décennie d embarquer plusieurs centaines de processeurs sur une même puce de silicium, avec une part prédominante du logiciel, ce qui adresse de nouveaux défis liés à la complexité (HPC, parallélisme, NoC, tolérances aux pannes, test, vérification, etc ), avec la prise en compte des limites technologiques (modélisation, énergie, ). Si la (micro-nano-)électronique offre un spectre large d opportunités de réalisation de machines quant au traitement de l information, la question du modèle de calcul adéquat, universel reste ouverte au delà du modèle de machine dominant (Von Neumann). Le développement de l informatique (calculateur centralisé, PC distribués, Accès au réseau, Web, «cloud computing») montre l avènement des systèmes informatiques ubiquitaires qui permettent d accéder à l information sur tout type de terminaux mobiles communicants. Le «Cloud computing» offre des services sur internet avec un accès partagé à un nombre «illimité» de ressources en réseaux de services, de calcul et de stockage. Les machines les plus complexes offrent aujourd hui des puissances de calcul dépassant le «pétaflops», (soit 10 15 ou un million de milliard d opérations à virgule flottante par seconde), au prix d une consommation énergétique de quelques mégawatts. L énergie dépensée par ces centres de calcul et toute l infrastructure distribuée autour du web et des communications mobiles (serveurs, réseaux, antennes, terminaux mobiles) constituera aussi un des enjeux du développement durable. Les voies explorées dans ce rapport correspondent aux thèmes de recherche du GdR : logiciels embarqués et architectures matérielles, architectures reconfigurables et adaptatives, systèmes hétérogènes, test et tolérance, sécurité numérique, méthodes et outils de conception AMS & RF, technologies émergentes, consommation et énergie. 6
Le GdR SoC-SiP s appuie donc naturellement sur les disciplines fédérées au sein de l INS2I et de l INSIS avec quelques interactions vers les autres instituts (math, physique, bio, ). Le rapport de conjecture 2010 du CoNRS décrit les problématiques SoC-SiP aux niveaux des sections 7 (page 132) et 8 (page 155). L électronique est le point de départ (l invention du transistor, du circuit intégré, ) et constitue le barycentre du domaine SoC-SiP, avec des interactions fortes d un côté avec l informatique les mathématiques, le «SIAR», et de l autre la physique. L électronique d aujourd hui des systèmes numériques complexes intégrés matériels & logiciels numérique, analogique, mixte, RF, est donc en pleine mutation. Comme cela apparaît sur la carte heuristique ci-dessous, les huit thèmes de recherche du GDR SoC-SiP se regroupent dans trois grandes catégories : - Les thèmes à dominante informatique : o Logiciels Embarqués et Architectures Matérielles o Architectures reconfigurables - Les thèmes à dominante électronique : o Systèmes hétérogènes o Méthodes et outils de conception AMS & RF o Technologies émergentes - Les thèmes transverses, dont les problématiques se retrouvent à la fois en informatique et en électronique : o Test et tolérance aux fautes o Sécurité des systèmes embarqués o Energie et consommation 7
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Naturellement, il y a de nombreuses relations entre ces thèmes, comme cela est illustré sur la carte heuristique ci-dessous. Plus précisément, les défis soulevés par la complexité, l hétérogénéité, la fiabilité, la consommation d énergie et les technologies émergentes se retrouvent dans plusieurs thèmes de recherche. 9
Enfin, les grandes problématiques sociétales se retrouvent dans les domaines d application des recherches du GDR SoC-SiP, comme cela est illustré sur la carte heuristique ci-dessous, en particulier : - La santé - Le développement durable - Les télécommunications. 10
Architectures et Systèmes I. Logiciels Embarqués - Architectures Matérielles I.1. Description I.1.1. Définition Les avancées technologiques, architecturales, et la maturité des outils de conception permettent d'intégrer aujourd'hui plusieurs cœurs de processeurs généralistes et de coprocesseurs spécifiques sur une même puce. Ceci permet la réalisation de véritables systèmes multiprocesseurs sur puce (MPSoC : MultiProcessors System on Chip). Les mêmes avancés ont permis aussi un accroissement tel de la taille des circuits reprogrammables (FPGA : Field Programmable Gate Array) qu ils sont capables de se substituer aux circuits ASIC (Application-Specific Integrated Circuit) pour le prototypage, mais aussi pour le produit fini. Le thème «Logiciels Embarqués et Architectures Matérielles» se concentre sur la conception, tant logicielle que matérielle, et sur l exploitation, outils et usage, des MPSoC et des FPGA. I.1.2. Périmètre Le périmètre du thème «Logiciels Embarqués et Architectures Matérielles» inclut tous les problèmes de modélisation, de conception, de programmation et d usage des MPSoC, des FPGA et des ASIC. Le point commun de toutes les architectures matérielles est qu elles ne sont pas reconfigurables dynamiquement, elles sont le plus souvent programmables par logiciel ou configurables (la fonction réalisée est définie au démarrage ou au redémarrage), mais elles peuvent tout aussi bien n être ni configurables ni programmables. Nous pouvons lister quelques problèmes inclus dans le périmètre (cette liste n est évidemment pas exhaustive) : Conception et réalisation de systèmes d'exploitation embarqués pour les MPSoC. Définition de langages de spécification d'applications embarquées dans les MPSoC. Définition d'architectures de communication et micro-réseaux intégrés sur puce (NoC : Network on Chip). Conception d architectures spécifiques intégrées pour les applications embarquées s'exécutant sur un MPSoC. Virtualisation d architectures à des fins sécuritaires, de robustesses, ou simplement pour garantir l exploitation optimale des MPSoCs. Définition de langages et outils pour l exploitation des MPSoCs pour des applications temps réel strict Conception d'architectures de MPSoC homogènes ou hétérogènes (utilisant notamment des accélérateurs spécifiques couplés à des cœurs de processeurs). Conception de FPGAs plus denses, plus robustes, plus économes, etc. Réalisation d outils de synthèse et de programmation des FPGA. Réalisation d'outils d'exploration de l'espace des solutions et l'optimisation des compilateurs pour les MPSoC. Conception d outils d adéquation application-architecture. Conception de prototypes virtuels de MPSoCs. Conception d ASIC. 11
Réalisation d outils ou méthode de preuve de conformité de la réalisation à la spécification. I.1.3. Mots clés MPSoC, NoC, Système d exploitation embarqué, compilation parallèle, thread, manycore, simulateur parallèle, prototypage virtuel, I.1.4. Perspective 2020 Un des défis majeurs à venir est le passage à l'échelle permettant la conception de MPSoC, mappés sur des technologies FPGAs ou ASIC, facilement programmables comportant plus de 1000 cœurs de processeurs et satisfaisant les contraintes liées aux systèmes embarqués, à savoir un budget énergétique limité, une surface de silicium contrainte, une fiabilité maîtrisée et parfois des capacités de traitement en temps réel. Pour relever ce défi, les outils de modélisation, de simulation et d'exploration de l'espace des solutions devront évoluer. Les simulateurs devront intégrer des modèles de consommation d'énergie, de température, de fiabilité. Les simulateurs devront être plus rapides pour gérer des MPSoC de cette dimension. L'accélération des simulations pourra se faire en réduisant le nombre d'instructions à simuler en utilisant des techniques de simulation échantillonnée ou en parallélisant les moteurs de simulation. L'exploration de l'espace des solutions pourra être accélérée en utilisant les méthodes de l ingénierie pilotée par les modèles qui fournit des abstractions de haut niveau. Au niveau architectural, les MPSoC devront profiter des procédés de fabrication en 3D. En effet, disposer de plus de 1000 cœurs de processeurs intégrés n est utile que s ils sont actifs et ils ne peuvent l être que s ils ont des données à traiter. En conséquence, il sera nécessaire que les mémoires et les entrées-sorties soient placées au plus près des cœurs grâce aux procédés de fabrication 3D et à des mécanismes de cache avancés. Il faudra aussi repenser le système d exploitation, afin qu il permette l utilisation optimale de tous les cœurs disponibles, en gérant lui-même le placement des threads et des données, en distribuant toutes ses structures de données, en éliminant toutes les files d attente à ses services, en tenant compte que des pannes matérielles peuvent survenir à tout moment. I.2. Acteurs I.2.1. Acteurs européens hors France University of Pisa, IT - Politecnico di Torino, IT - Politecnico di Milano, IT - University of Bologna, IT - University of Verona, IT - ETH Zurich, CH - EPFL, CH - University of Lugano, CH - IMEC, BE - Katholieke Universiteit Leuven, BE - University of Linkoeping, SE - KTH, SE - Lund University, SE - TU München, DE - University of Tübingen, DE - FZI, DE - Technical University Dresden, DE - University of Frankfurt, DE - University of Erlangen-Nuremberg, DE - Karlsruhe Institute of Technology, DE - Universität Paderborn, DE - OFFIS, DE - TU Kaiserslautern, DE - BarcelonaTech, SP - Complutense University Madrid, SP - University of Cantabria, SP - Universidad Valencia, SP - University of Amsterdam, NL - TU Eindhoven, NL - TE Denmark, DK - University of Southampton, UK - University of Edinburgh, UK - Imperial College London, UK I.2.2. Acteurs internationaux hors Europe Seoul National Univ., KR - National Taiwan Univ., TW - National Chiao Tung University, TW - Kyushu University, JP - Nagoya University, JP - National University of Singapore, SG - University of California, US - University of Michigan, US - Penn State University, US - University of South Florida, US - Virginia Tech, US - MIT, US - University of Massachusetts, US - Rice university, US - Univ. of New South Wales, AUS - McMaster University, CA - École Polytechnique Montréal, CA 12
- Univ. of Waterloo, CA - Indian Inst. of Tech., IN - Tsinghua Univ. of China, China - Univ. de Sfax, Tunisie I.2.3. Acteurs français IMS - ENSEIRB-MATMECA, IREENA, Lab-STICC, IETR, LIP6, TIMA, TELECOM Bretagne, CEA List, LIRMM, LEI, IRISA, ETIS, ENSTA Paristech, ST, Thalès, CEA Leti, I.3. Défis I.3.1. Simulateurs - Modélisation - DSE Conception de simulateurs La conception de simulateurs est complexe car elle suppose de maîtriser des architectures diverses, supportant des traitements exécutés en parallèle. Il apparaît nécessaire de disposer d une infrastructure permettant de faire collaborer des simulateurs dédiés, c est à dire d offrir un cadre générique pour une intégration continue d outils tiers sachant offrir une sémantique forte aux données manipulées. Ces données sont également polymorphes en ce sens que la recherche de performances conduit à une dégradation contrôlée de la qualité des informations (en particulier temporelles) au profit d une simplification des traitements de simulation. A titre d exemple, on peut noter la substitution de données CABA (Cycle Accurate Bit Accurate) par une approche transactionnelle, conduisant à discrétiser le temps en fonction de la sémantique choisie (typiquement, une transaction ou échange de donnée). Modèles - MDE - MDA Cette complexité induit un besoin de formalisation forte pour supporter une simulation multimodèle et multi-niveaux. Le glissement d un niveau d abstraction à un autre doit pouvoir être automatisé (compromis vitesse d exécution, précision de la simulation). Pour cela, l ingénierie des modèles propose une alternative crédible. On s appuie alors sur différents modèles et des règles de transformation de modèle à modèle appliquées par un moteur de transformations (les transformations sont externalisées par rapport aux modèles d origine/de destination). Accélérations des simulations Ces transformations peuvent être de différentes natures. Par exemple, il peut être souhaitable de générer un modèle transactionnel à partir d un modèle CABA, comme mentionné précédemment. Un autre usage, plus technique, peut consister à distribuer un modèle de simulation. Il faut alors partitionner l application (et/ou le circuit) à simuler en entités distinctes pouvant être traitées en parallèle. Ce partitionnement s exécute généralement sur un mode min-cut pour réduire les interdépendances et permettre la mise en place de simulation sur un mode optimiste (il faut alors supporter un temps virtuel global et des points de re-synchronisation lors d une violation de causalité). L apport des modèles est de nouveau déterminant, dans la mesure où ces derniers permettent de choisir des orientations de partitionnement (min-cut, prise en compte de l infrastructure du métasimulateur telle que les valeurs de latence et débit sur les communication inter simulateurs). 13
DSE (Design Space Exploration) La mise en place de tels simulateurs, enchâssés dans une infrastructure flexible, permet de couvrir les besoins en exploration du domaine (DSE). Par exemple, un besoin classique est de déterminer la meilleure topologie de MPSoC pour une classe de problèmes donnée. Il faut alors pouvoir faire varier le nombre de processeurs, l organisation mémoire, la présence ou non de co-processeurs dédiés, le ratio de performances entre les cœurs de calcul et l infrastructure NoC, etc. Une approche modèle est là encore particulièrement adaptée, car la génération d un modèle de MPSoC s apparente à une transformation de modèle à modèle, tandis que l association de simulateurs dédiés découle du modèle produit. Il devient alors possible de produire un métasimulateur sachant s adapter à un MPSoC en cours d évaluation. Validation des simulateurs La validation des simulateurs est évidemment critique. Il s agit de garantir une fiabilité de la simulation - ou à minima, d encadrer le pourcentage d approximation. Cette étape de validation repose sur plusieurs éléments. D une part, les simulateurs doivent intégrer des tests unitaires - démarche classique en développement logiciel - prévenant tout risque de régression lors d un développement incrémental. Chaque fonctionnalité est gardée par des tests de validité, exécutés automatiquement, et générant un rapport de conformité. Le second point consiste à exploiter la nature polymorphe des représentations manipulées. Des simulations menées conjointement sur des niveaux d abstractions différents doivent converger vers un même résultat. A titre d illustration, un code C applicatif servant à générer un co-processeur dédié (paradigme Molen) constitue une spécification exécutable du comportement de ce coprocesseur; une exécution logicielle permet donc d offrir un test de caractérisation pour ce coprocesseur. De même, si plusieurs simulateurs supportent un même dispositif, une simulation comparée est garante de conformité. Enfin, les simulateurs, s ils ne se limitent pas aux MPSoC existants, doivent pouvoir être validés sur les dispositifs physiques disponibles. En particulier, les évolutions des simulateurs sont des phases critiques, qui doivent conduire à une validation in-situ. I.3.2. NoC Les NoC se sont imposés dans les MPSoC par rapport aux bus ou aux bus hiérarchique. Le NoC offre en effet l avantage d une bande passante qui croit linéairement avec le nombre de ressources connectées. Un NoC typique prend la forme d une grille à deux dimensions où chaque nœud est relié à une mémoire, un processeurs généraliste, un coprocesseur spécifique ou une entrée-sortie. Dans une telle grille, chaque arête peut faire circuler une donnée simultanément aux autres. Ajouter un nœud augmente la bande passante, c est à dire le nombre de données qui peuvent circuler en parallèle. Performances, Interfaces et Gestion Si l architecture générale des NoC est assez standard, la micro-architecture est variée. A titre d exemple, dans un MPSoC de grande taille, l horloge ne peut pas toujours être distribuée de manière synchrone. Chaque ressource dispose alors de sa propre horloge. Ces horloges peuvent d ailleurs être contrôlées par le système d exploitation pour adapter la puissance de calcul aux besoins de l application. Dans le même ordre d idée, chaque ressource peut disposer de sa propre alimentation. Le NoC va devoir tenir compte des différences de tension et de fréquence de sorte qu il existe des NoC utilisant de la circuiterie asynchrone, ou simplement multi-synchrone. Un autre 14
exemple, lorsque plusieurs processeurs, voire des centaines, participent à une même application, il y a souvent des points de rendez-vous qui resynchronisent les étapes de calcul. Le NoC est nécessairement sollicité lors de ces rendez-vous, il doit offrir des services de synchronisation optimisés, utilisable par le système d exploitation, sinon le MPSoC passe plus de temps à attendre lors de rendez-vous qu à travailler. Fiabilité, Tolérances aux pannes, déterminisme Le NoC est par essence distribué sur toute la surface de la puce. Toutes les données y transitent. Comme toutes les ressources matérielles il peut être victime d une faute permanente ou plus grave transitoire. Une faute de transmission de donnée peut être catastrophique. Le NoC doit pouvoir détecter les fautes et être réparable. Les algorithmes de routage déterministe mais reconfigurable peuvent contourner les pannes ou les algorithmes adaptatifs trouvent un passage s il existe de manière dynamique mais ils posent des problème de live-lock ou de consistance mémoire. Un problème des NoC est qu il offre souvent des transferts de données non déterministes en durée. Si un transfert démarre, il se terminera mais on ne sait pas quand. Cette caractéristique est bloquante vis-à-vis des applications en temps réel strict car elle est une source d aléa. Pour résoudre ce problème, il faut que les langages de description des applications temps réel permettent le contrôle de ce qui circule sur le NoC afin d éliminer tous les conflits de partage temporel des noeuds. NoC 3D L intégration 3D est une formidable opportunité pour les NoCs, et soulève également un certain nombre de problèmes, aussi bien du point de vue du design que de l architecture. Les connexions verticales sont plus efficaces que des fils horizontaux de quelques dizaines de microns. Cependant, la fiabilité de ces connexions verticales ainsi que la surface qu elles occupent (et qui ne permet pas de placer des transistors en dessous) en limite intrinsèquement le nombre. Les problèmes architectureaux (nombreux sont également les problèmes technologiques) proposés concernent la distribution de la synchronisation, les techniques de communication verticales (serialisation), les questions de rendement et de tolérance aux pannes en 3D, les organisations mémoire (hiérarchie, accès, type, ). I.3.3. Compilation Les problématiques de compilation sont très importantes pour l exploitation efficace des architectures matérielles multiprocesseurs, et les techniques utilisées dans le monde des processeurs et multi-cœurs à usage général sont utiles dans le contexte de l intégration matériel logiciel. Les techniques peuvent être séquentielles, donc adaptées fondamentalement à un cœur ou liés au parallélisme. Techniques Séquentielles L empilement des couches logicielles nécessaires au développement rapide des applications a un coût en mémoire et en performance qui est prohibitifs pour les systèmes intégrés. L utilisation de techniques permettant dynamiquement, lors de l exécution, de limiter la profondeur des graphes d appel de fonction et le déréférencement de méthodes par exemple, sont très utiles. Dans ce cadre, l étude des méthodes de compilation à la volée ou just in time, sur du matériel avec des ressources relativement réduites par rapport aux ordinateurs à de l intérêt. On peut noter que les versions récentes d android proposent cela, mais que c est encore préliminaire. Pour certaines applications dédies, plusieurs groupes proposent l extraction d instructions accélératrices ou l utilisation d accélérateurs spécifiques fortement couplé au processeur. Ces 15
méthodes reposent sur des compilateurs extensibles et mettent en œuvre des techniques qui ne sont pas couvertes par la compilation classique. Il est ainsi possible de générer du matériel ad-hoc et le compilateur qui permet d en tirer partie. Techniques Parallèles Afin de tirer partie du parallèlisme, potentiellement très grand, que le matériel peut exposer, des techniques de parallélisation automatique ou semi-automatiques sont très utiles pour réduire le temps de conception ou de déploiement des applications. Ces techniques peuvent viser purement le logiciel, purement le matériel (synthèse d architecture), ou tenter de trouver des compromis matériel/logiciel. Les méthodes permettant de gérer des applications à contrôle statique (dont les structures conditionnelles ne dépendent pas des données) reposent sur des théories bien formalisées. Malheureusement, les applications dynamiques n ont pas ces bonnes propriétés théoriques, et l éventail des implantations possibles est extrêmement grand. L optimisation globale d un système matériel logiciel supportant un ensemble d applications dynamique est un problème encore très ouvert. I.3.4. Système d'exploitation Modèle de calcul Le modèle de calcul couramment utilisé sur ces MPSoC est celui fondé sur le parallélisme des threads, accroissant ainsi la granularité du parallélisme de calcul par rapport au parallélisme d'instructions exploité dans les processeurs à cœur unique. Ce modèle de calcul bien adapté à un petit nombre de cœurs de processeurs doit pouvoir passer à l'échelle dès lors que nous considérerons plusieurs centaines de cœurs des processeurs ou de coprocesseurs au sein d'une unique puce. Virtualisation La présence de plusieurs centaines de cœurs peut permettre la création de plusieurs machines virtuelles par un simple partitionnement. Toutefois l hyperviseur de gestion des machines virtuelles doit permettre aux machines virtuelles d accéder au ressources réelles de manière équitable, sûre et performante (avec un faible surcoût). Résilience Un très grand nombre de ressources matérielles obligera à tenir compte des pannes. En effet, si un processeur ou une mémoire dysfonctionne sur 1000 disponibles, il est inadmissible de devoir détruire la puce entière. La prise en compte des pannes doit nécessairement être gérée par le système d exploitation et non par l application. Le système peut connaître l état de la puce, si le matériel l informe, et peut gérer les ressources demandées par l application. Le défi est de rendre le système résilient afin que les pannes soient invisibles de l application. Le système doit aussi veiller à ce que le matériel vieillisse bien et de façon homogène, en répartissant la charge de calcul ou en adaptant la vitesse des processeurs aux demandes de l application Architecture du système d'exploitation En résumé, le passage à l'échelle se heurte d une part à des verrous matériels liés, entre autres, aux interconnexions, aux communications, à la répartition des éléments de mémorisation au sein du MPSoC, à la gestion de consommation énergétique et à la fiabilité, et d autre part à des verrous logiciels, liés à la distribution et la répartition, éventuellement dynamique, des threads et des données sur les cœurs de processeurs. La programmation et par conséquent l exploitation de ces MPSoC sont des problèmes majeurs qui exigent la création de nouvelles couches d'abstraction spécifiques, voire de nouvelles architectures pour les systèmes d'exploitation. 16
II. Architectures Reconfigurables II.1. Description II.1.1. Définition Depuis le début des systèmes informatiques la partie matérielle a toujours été considérée comme figée, elle ne réalise que la fonction pour laquelle elle a été conçue. La partie logicielle quant à elle est réputée flexible pouvant exécuter n'importe quelle fonction. L'avènement des circuits configurables, reconfigurables et enfin reconfigurables dynamiquement a fait évoluer cet état de fait offrant la possibilité au matériel d'acquérir des propriétés le rendant plus ou moins flexible. C'est au cœur de cette évolution que les situe le thème architectures reconfigurables, qui centre son activité autour de la reconfiguration dynamique dans sa diversité allant de l'architecture numérique à la technologie. II.1.2. Périmètre Le périmètre du thème architectures reconfigurables inclut les technologies permettant de mettre en œuvre les propriétés de reconfiguration dynamique des systèmes sur puce, les architectures des systèmes sur puce mettant en œuvre la reconfiguration dynamique, les outils nécessaires au déploiement et à la gestion d'applications sur les systèmes sur puce reconfigurables dynamiquement et la modélisation des systèmes sur puce dynamiquement reconfigurables. Ce périmètre s'étend vers les systèmes matériels qualifiés d adaptatifs de par leur capacité à s auto-reconfigurer, où sont associé reconfiguration dynamique, intelligence artificielle et systèmes autonomes. II.1.3. Mots Clés Reconfiguration partielle, reconfiguration dynamique, systèmes adaptatifs, FPGA, parallélisme matériel, Reconfigurable computing, Evolvable hardware II.1.4. Perspectives 2020 Les dix dernières années ont permis d'arriver à des architectures et des technologies reconfigurables dynamiquement opérationnelles. Ces avancées ont été pour un grande partie liées aux industriels dominant du marché qui ont axé leur produits vers des domaines d'application où les traitement sont principalement des traitement de type flot de données, ce qui est typiquement le cas dans des domaines de type traitement du signal, traitement des images ou télécommunications. Ces choix ont eu des impacts sur les architectures de système sur puces reconfigurables aujourd'hui qui sont principalement des FPGA. Un des challenges à venir est de concevoir et réaliser des systèmes sur puce reconfigurables dynamiquement adaptés à des applications de type contrôle et/ou au support de systèmes d'exploitation idoines. Notamment de nouveaux modèles de «programmation» permettant une gestion efficace des architectures reconfigurables doivent être développés. Un autre challenge sera certainement l utilisation de technologies émergentes, nanotechnologie notamment, permettant de dépasser les limites des architectures reconfigurables actuelles notamment leur 17
volatilité et leur sensibilité au SEE et SEU du à l'utilisation de mémoire SRAM. Ces technologies nouvelles peuvent aussi accroitre les capacités des architectures reconfigurables en terme de ratio performances/consommation et accentuer ainsi l'intérêt des architectures reconfigurables en comparaison des architectures statiques de type processeur. Les systèmes sur puce reconfigurables sont conçus principalement pour être utilisés en tant que systèmes embarqués dans des environnements ubiquitaires. Ils sont appelés à être réactifs et à s'adapter en fonctions de besoins et des interactions avec d'autres systèmes sur puce ou non. Rendre adaptatif les systèmes sur puce reconfigurables c'est à dire leur offrir la capacité de décider de changer leur fonctionnalité en dehors de toute intervention et sans l'avoir prévue à priori à partir d'information provenant de son environnement interne ou externe est un des challenges majeurs dans cette thématique. Il s'agit ici souvent de s'inspirer du vivant en utilisant des architectures ou des algorithmes bio-inspirés mettant en œuvre des propriétés d'évolution, d'apprentissage ou de différenciation. II.2. Acteurs II.2.1. Acteurs européens hors France KIT, University of Edimburgh, University of Porto, Fraunhofer-Institute, University of Erlangen- Nuremberg, University of Basque Country, University of Reading, Chemnitz University of Technology, TU Dresden, Tallin University of Technology, AGH University of Science and Technology, Hellenic Open University, TU Darmstadt, Autonomous University of Madrid, Newcastle University, University College Cork, Rey Juan Carlos University, Polytechnic University of Catalunia, NUI Galway, University of Bristol, University of Valencia, University of Lübeck, University of Paderborn, Brno University of Technology, Queen's University of Belfast, Delft University of Technology, University of Twente, Technical University of Lisboa, INASCO Hellas, University of York, University of Oslo, HEID-VG, Faculty of Engineering Mons, University of Glasgow, Frankfurt University,... II.2.2. Acteurs internationaux hors Europe INAOE, Virginia Tech, Simon Fraser University, UNICEN, University of Arizona, University of Arkansas, University of Toronto, George Mason University, MIT, UNC-Charlotte, University of Puerto-Rico, Massey University, Los Alamos National Laboratory, Queensland University, SandForce, Oakland University, University of New South Wales, Federal University of Sao Carlos, University of Cordoba, University of British Columbia, ITESM, Kumamoto University, University of Pittsburgh, Indiana University, Purdue University, University of Brasilia, Bradley University, Tohoku University, University of São Paulo, Federal University of Uberlândia, National University of Singapore, PUCRS, Hiroshima University, Anna University, University of Southern California, University of Guanajuato, The Univesity of Hong Kong, Portland State University, Cinvestav, Louisiana State University,Tsinghua Univesity,... II.2.3. Acteurs français Thalès/ESL, IRISA, IEF, CEA/LCE, LAMIH, LIFL, LIRMM, LISITE, LIEN, LEAT, ETIS, LABSTICC, LICM, LIP6... II.2.4. Taille de la communauté française Nombre d équipes académiques en France : une douzaine d'équipes de 3 à 20 chercheurs. Nombre total de chercheurs et enseignant-chercheurs dans ces équipes : à renseigner Nombre total de doctorants dans ces équipes : à renseigner 18
II.3. Défis II.3.1. Gestion de la complexité Les architectures reconfigurables dynamiquement complexifient le système sur puce en ce sens qu'elles rajoutent un degré de liberté supplémentaire à travers la flexibilité du matériel. Cette flexibilité induit un coût additionnel, et pose surtout la question de la conception et de l exploitation efficace de systèmes présentant ce degré de complexité. Les directions de recherches envisagées visant à adresser se problème s inscrivent dans le contexte de l augmentation du niveau d abstraction, par soit : La virtualisation L'adaptation L'abstraction La virtualisation dans le contexte des circuits reconfigurables est vue comme l opportunité d abstraire un ensemble de détails qui s avèrent non pertinents au niveau de la spécification des applications, et qui de fait peuvent être gérés de manière implicite par soit l architecture elle-même, soit les outils. Cette virtualisation existe naturellement et est gérée par les outils de programmation des architectures reconfigurables sur lesquelles n'importe quelle architecture logique parallèle est émulée par du matériel reconfigurable non dédié. Au-delà, les multiples possibilités de placement des fonctionnalités sur les unités reconfigurables, mais aussi les questions de séquencement de configuration dans les architectures dynamiquement reconfigurables induisent des degrés de libertés multiples. Si ces derniers créent de réelles opportunités d optimisation, leur gestion peut être abstraite et effectuée de manière transparente par un intergiciel donné, hors-ligne ou en ligne. Par extension, la définition de modèles de calcul spécifiques pour les architectures reconfigurables dynamiquement permettant de faciliter programmation et virtualisation apparaît pertinente. Ainsi, un réseau d opérateurs arithmétiques dynamiquement reconfigurable pourrait être abstrait en un modèle de calcul de type flot de données synchrone à ressources non bornées, la gestion des ressources physiquement disponible étant gérée de manière transparente par le biais de séquencement de configurations en ligne. L'adaptation, comprise comme la modification des fonctionnalité de l'architecture reconfigurable, peut-être réalisée en-ligne, et combinée à la virtualisation comme suggéré précédemment. Il est nécessaire dans ce cas d'ajouter des fonctions d'instrumentation (monitoring) permettant de connaître l'évolution du système, des fonctions de décisions qui basées sur le résultat de l'instrumentation évaluent la pertinence de changer la fonctionnalité et des fonctions de mise à jour permettant le changement en ligne de la fonctionnalité du système sur puce. Ces trois types de fonctions sont au cœur des recherches dans le cadre de l'adaptation en ligne. Mais l'adaptation peutêtre prévue hors-ligne et les objectifs visés ici sont de concevoir des outils de synthèse prenant en compte la reconfiguration dynamique ainsi que des méthodologies d'exploration de l'espace de solutions permettant les choix les plus audacieux quant au moment de reconfiguration, à la granularité de la reconfiguration et à la gestion de la dynamicité de la reconfiguration. Comme dans le cas de la virtualisation des réflexions sont en cours pour déterminer comment un intergiciel ou un système d'exploitation peut offrir des services permettant de réaliser cette adaptation, dans ce cas l'adaptation est entendue comme étant réalisée en ligne. L'abstraction quant à elle concerne à la fois les modèles de calculs à définir qui prennent en compte la reconfiguration dynamique et qui permettent à l'utilisateur de ne pas avoir une connaissance précise des architecture et des technologies sous-jacentes pour réaliser un système sur puce 19
reconfigurable. Elle concerne aussi la modélisation des architectures reconfigurables dynamiquement dans des environnements de conception, notamment dirigés par les modèles, à travers la définition de métamodèles et de librairies modélisant ces architectures. II.3.2. Fiabilité Dans le cadre de la fiabilité, la reconfiguration dynamique peut être vue comme une réponse et non seulement comme un problème. Comme tout composant électronique, un système sur puce reconfigurable présente intrinsèquement des problèmes de fiabilité. La redondance naturelle au cœur des systèmes reconfigurables peut être exploitée conjointement aux propriétés d'adaptation, autorisant ainsi un circuit à diagnostiquer et tenir la jour la liste de ses unités défectueuses, et donc de procéder à la réassignation des fonctionnalités au besoin. Les objectifs scientifiques visés ici sont d'étudier et de comprendre comment ces propriétés d'adaptation peuvent pallier à la variabilité de la technologie CMOS aujourd'hui et dans le futur, et de dépasser les méthodes coûteuses de type TMR (Triple Module Redundancy) pour la tolérances aux fautes en les remplaçant par les possibilités de migration et de reconfiguration dynamique offertes. Il est aussi dans ce cadre nécessaire de démontrer dans le cas de systèmes critiques en sûreté et/ou sécurité la validité de l'approche des architectures reconfigurables dynamiquement. Enfin dans le cadre de technologies massivement défectueuses de type nanotechnologie, d'étudier l'apport de la reconfiguration dynamique à l'amélioration de ces technologies. II.3.3. Efficacité Comme dans le cadre de la fiabilité, la reconfiguration dynamique peut-être aussi une réponse aux problèmes d'efficacité rencontrés sur des architectures plus traditionnelles de type MPSoC. Au sein d'une architecture reconfigurable les fonctions sont mappées en utilisant uniquement les ressources qui leur sont nécessaires sous forme de blocs de traitement appelés IP (Intellectual Property). Au contraire dans une architecture MPSoC traditionnelle un certain nombre de processeurs sont instanciés pour réaliser une ou plusieurs fonctions. Ces processeurs concentrent en leur sein tout le matériel nécessaire à l'exécution de n'importe quelle fonction, ils sont rarement optimisés en temps et en surface pour une fonction particulière à contrario d'une architecture reconfigurable ou d'un ASIC spécifiquement conçu pour cette architecture. L'économie de surfaces des systèmes reconfigurables peut être une aubaine pour la réduction de la consommation d'énergie au sein du système, notamment si ne sont alimenté que les parties fonctionnelles. De plus, une architecture reconfigurable ne nécessite pas de hautes fréquences de fonctionnement pour arriver a satisfaire des contraintes de type temps réel, ce qui a un impact sur la réduction de la consommation d'énergie. Pour favoriser cette tendance, les architectures reconfigurables ont parfois recours a des technologies moins énergivores de type Flash qui augmentent les temps de reconfiguration. Il est dans ce cas nécessaire de mener des travaux permettant soit de diminuer les temps de reconfiguration des technologies Flash, soit de diminuer la consommation de dispositifs de mémorisation rapides SRAM ou d'envisager de nouvelles technologies comme les MRAM. Les objectifs scientifiques sont à la fois d'apporter une réponse à la réalisation de système sur puce efficaces en termes de : Consommation Temps Surface Adéquation à l'application 20
Mais aussi d'apporter des réponses quant à l'amélioration de l'efficacité des techniques de reconfiguration dynamique. III. Systèmes Hétérogènes III.1. Description III.1.1. Définition Ce thème concerne l'élaboration de systèmes associant la micronanoélectronique à des objets de domaines physiques autres que l'électronique. Concrètement, cela se décline en trois sous-thèmes : les systèmes à base d'intégration "More than Moore" ; les systèmes embarqués pour un domaine applicatif ; la technologie de conception associée. III.1.2. Périmètre 1. Systèmes à base d'intégration More than Moore : il s'agit du développement d'architectures micronanoélectroniques exploitant les technologies d'intégration hétérogène à l'échelle de la puce (SiP, 3DIC), de microcapteurs et de microactuateurs mécaniques / optiques / thermiques / fluidiques / biologiques. Cette intégration ultime permet d'accéder à des performances accrues par rapport à l'état de l'art (réduction de facteur de forme, de coût, de consommation ; augmentation de fonctionnalités, de performances) en visant la miniaturisation des systèmes ("functional diversification" pour les nœuds de réseaux de capteurs en incluant la récupération d'énergie intégrée par exemple) et/ou l'intégration de fonctions spécifiques non-électroniques pour poursuivre la loi de Moore ("equivalent scaling" pour franchir les limites de la technologie CMOS par exemple les interconnexions optiques, les mémoires magnétiques, les mémoires résistives) 2. Systèmes embarqués pour un domaine applicatif : ce sous-thème traite des applications multidomaine des systèmes micronanoélectroniques (fonctionnant de manière autonome en monocapteur ou au sein de réseaux de capteurs) avec des environnements hétérogènes. L'objectif de ces systèmes est de compléter les capacités de l'environnement avec l'intelligence distribuée et/ou de constituer des systèmes d'acquisition de données massives de son environnement. Nous pouvons citer les domaines applicatifs (liste non-exhaustive) biologie et santé (domaine médical - robotique médicale, rétines artificielles), transport (avionique, automobile - conduite intelligente), ainsi que la récupération de données géodistribuées (environnement, génie civil). 3. Technologie de conception associée : du point de vue de la conception, les systèmes multidomaines nécessitent une évolution de méthodes de modélisation et de méthodes de conception pour permettre le prototypage virtuel compatible avec les flots EDA. Il s'agit de la représentation et de la prise en compte de domaines et de phénomènes physiques en dehors de l'électronique (co-simulation, co-conception, abstraction, langages de modélisation haut-niveau pour le multi-domaine ex. SystemC-AMS) ainsi que les spécificités de tels systèmes dans l'ensemble (interaction entre les domaines, échelles de temps, inclusion de phénomènes nonélectriques ayant un impact sur le fonctionnement de circuits tels que les variations thermiques, le stress mécanique ). 21
Nous excluons les aspects technologie de fabrication pour l'intégration hétérogène : cela ne relève pas de la communauté SoC-SiP. III.1.3. Mots clés More than Moore, multi-domaine, méthodes de conception, modélisation, capteurs, actuateurs, interfaçage, optique, mécanique, fluidique, biologique, acoustique, thermique, systèmes embarqués, santé III.1.4. 2020 : The Big Picture Les projections de l'itrs indiquent qu'en 2020, l'intégration 3D hétérogène (multi-technologies) avec des TSVs (via traversants ou Through-Silicon-Vias) de haute densité sera en place. Cette technologie aura un impact radical sur la nature des systèmes micronanoélectroniques car il sera possible de construire des systèmes 3D complexes réellement hétérogènes, sans être contraint (notamment pour les circuits analogiques) de co-habiter le même substrat que les composants numériques (CMOS). Visant un déploiement massif de systèmes associant des couches numériques, mémoires, nanoélectronique, capteurs / actuateurs, interfaçage analogique et RF, récupération d'énergie, l'écosystème socio-économique évoluera pour tendre vers une distinction entre fournisseurs d'ip robustes et polyvalents, et intégrateurs de systèmes. Trois domaines applicatifs seront fortement impactés par cette évolution de technologie d'ici 2020. L'interfaçage personne-machine vivra la convergence entre la puissance de calcul multi-cœur avec la disponibilité banalisée de systèmes multi-capteurs / multi-actuateurs. L'acquisition de données multi-sources s'associera avec des systèmes d'interprétation à base de calcul et d'apprentissage dans les domaines de la réalité augmentée et de l'interprétation de gestes et de la parole. De même, les systèmes embarqués pour le transport (automobile, ferroviaire, avionique) connaîtront un approfondissement significatif de technologies d'interfaçage avec les systèmes mécaniques. Ces systèmes permettront de récupérer de quantités énormes de données de la structure (vibrations, acoustique, température, flux de vent ) pour autoriser un contrôle très fin et une optimisation de la consommation ou du confort, ainsi qu'une robustesse de mesure (corrélation et fusion de données). En ce qui concerne les systèmes embarqués pour la santé, c'est peut-être ici qu'émergeront les développements les plus riches. En effet, l'avènement des technologies d'interfaçage telles que pour la détection d'attitude ou pour la robotique permet déjà une aide aux personnes en faiblesse (handicap, vieillesse, maladie). D'ici 2020, ces technologies seront banalisées pour la récupération non-invasive de données physiologiques (notamment pour les sportifs), puis pour quelques interventions invasives (par exemple au niveau des implants pour la télémédicine). A très long terme, des implants invasifs d'interfaçage neuronal pourront être envisagés, mais il subsiste beaucoup de verrous aussi bien sur le plan scientifique (interprétation des signaux neuronaux) que sur le plan sociologique (réticence du grand public). Enfin en 2020 les langages de modélisation haut-niveau, ainsi que les flots de conception, rendant possible la spécification, la description, la conception et la validation de ces systèmes seront en place, avec des degrés de maturité variables selon le domaine applicatif. En effet, la maturité des outils pour les MEMS conduira naturellement vers une maîtrise des systèmes hétérogènes s'appuyant sur des éléments mécaniques (interfaçage personne-machine, systèmes embarqués pour le transport). La complexité des systèmes 3D hétérogènes (avec le couplage complexe de nombreux phénomènes) défiera encore en toute probabilité la technologie de conception en 2020, mais sera en cours de résolution. Néanmoins, la frontière scientifique se situera en 2020 à l'extension des techniques existantes à la modélisation et la conception de systèmes in vivo (interaction avec leur environnement biologique). III.2. Acteurs 22