Contact : marion.guthmuller@univ-lorraine.fr LORIA (Campus FST - Vandœuvre-lès-Nancy) / Équipe AlGorille Bureau B120

Divers Contact : marion.guthmuller@univ-lorraine.fr LORIA (Campus FST - Vandœuvre-lès-Nancy) / Équipe AlGorille Bureau B120 Organisation du module : 10h CM (6 séances de 1h30 + 1 séance de 1h, Marion Guthmuller) 10h TP (6 séances de 1h30 + 1 séance de 1h) G1 : Marion Guthmuller G2 : Amandine Dubois Évaluation : Examen écrit à la fin du module Architecture des ordinateurs L1 MIASHS (2013-2014)

But du cours Culture Technique Informatique Comprendre les grands principes de fonctionnement d un ordinateur Manipuler des concepts basiques récurrents en informatique Acquérir une connaissance bas niveau de la programmation Architecture des ordinateurs L1 MIASHS (2013-2014)

Contenu Introduction Historique L ordinateur des points de vue externe et interne Architecture en couches Structure d un ordinateur Le processeur ou unité centrale La mémoire principale Les entrées/sorties Circuits logiques Circuits combinatoires Circuits séquentiels Micro-architecture La couche ISA (Instruction Set Architecture) Registres Instructions Adressage Architecture des ordinateurs L1 MIASHS (2013-2014)

Références Architecture de l ordinateur 4 e Edition, Andrew S. Tanenbaum, Supports du cours Architecture des ordinateurs et programmation, Carine Pivoteau, MCF à l Université de Paris Est Architecture des ordinateurs L1 MIASHS (2013-2014)

Architecture des ordinateurs Introduction L1 MIASHS UFR Mathématiques et Informatique (2013-2014)

Terminologie Informatique : contraction d information et automatique traitement automatique de l information par des machines Architecture des ordinateurs : science centrée sur les machines point de vue à la fois matériel et logiciel Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 1 / 20

Les grandes étapes de l architecture des ordinateurs La génération zéro : les calculateurs mécaniques (? - 1945) La première génération : les tubes à vide (1945-1955) La deuxième génération : les transistors (1955-1965) La troisième génération : les circuits intégrés (1965-1973) La quatrième génération : les microprocesseurs (1971-1980) Aujourd hui : la loi de Moore est encore d actualité Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 2 / 20

Les abaques (avant 1600) Instruments mécaniques facilitant le calcul Exemples : boulier, bâtons de Napier, règle à calculer,... Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 3 / 20

La Pascaline (1642) Machine qui additionne et soustrait les nombres de 6 chiffres en base 10 Multiplication et divisions par répétitions Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 4 / 20

Joseph Jacquard (1805) D après des idées de Falcon en 1728 Cartes perforées pour métiers à tisser c est le 1 er programme! Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 5 / 20

La machine analytique de Charles Babbage (1833) Machine programmable Capable de réaliser différentes opérations codées sur des cartes perforées Un dispositif d entrées et sorties Un organe de commande gérant le transfert des nombres et leur mise en ordre pour le traitement Un magasin permettant de stocker les résultats intermédiaires ou finaux (mémoire) Un moulin chargé d exécuter les opérations sur les nombres Un dispositif d impression Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 6 / 20

1ère génération d ordinateurs (1945-1955) La Seconde Guerre Mondiale précipite l avènement des ordinateurs Les sous-marins allemands communiquaient par radio interception facile Messages chiffrés avec une machine ENIGMA, volée aux allemands Besoin de beaucoup de calculs, rapidement pour les décrypter création du premier ordinateur électronique : le COLOSSUS Besoins de l armée américaine pour le réglage des tirs d artillerie La course aux calculateurs est lancée à travers le monde! Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 7 / 20

Les tubes à vide Également appelés tubes électroniques ou même lampe Amplificateur de signal Électrodes placées dans le vide ou dans un gaz Source d électrons Remplacés par des semi-conducteurs Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 8 / 20

L ENIAC de John Mauchly (1946) Electronic Numerical Integrator And Computer 1 er ordinateur électronique Turing-complet Système décimal 18 000 tubes à vide et 1500 relais 6000 commutateurs, une forêt de câbles 30 tonnes, 167 m 2 Incapacité d enregistrer un programme Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 9 / 20

L EDSAC de von Neumann, Eckert et Mauchly (1946) Basé sur Electronic Discrete Variable Automatic Computer Système binaire +, et automatiques programmable Capacité mémoire initiale : 1000 mots de 44 bits Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 10 / 20

Architecture de John Von Neumann 4 parties distinctes : Unité arithmétique et logique (ALU) : effectue les opérations de base Unité de contrôle : chargée du séquençage des opérations Mémoire : contient les données et le programme Mémoire vive Mémoire de masse Entrées/Sorties : permettent de communiquer avec le monde extérieur La plupart des ordinateurs modernes utilisent cette architecture, seules les technologies ont changé. Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 11 / 20

2ème génération d ordinateurs (1955-1965) Transistor inventé en 1948, aux Bell Labs (prix Nobel de Physique en 1956) Les ordinateurs à tubes à vide deviennent obsolètes à la fin des années 50 s Le MIT (Massachusetts Institute of Technology) est précurseur avec le TX-0 Les ordinateurs deviennent assez fiables pour être vendus à des clients naissance de l industrie de la mini-informatique (IBM, DEC, HP,... ) Premier jeu vidéo avec le PDP-1 Apparition des OS et langages évolués (FORTRAN et COBOL) Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 12 / 20

3ème génération d ordinateurs (1965-1973) Circuit intégré inventé en 1958 dizaines de transistors sur une seule puce ordinateurs plus petits, plus rapides et moins chers Multiprogrammation Émulation d anciens modèles Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 13 / 20

4e me ge ne ration d ordinateurs (1971-1980) Miniaturisation des circuits : l e re de la micro-informatique VLSI (Very Large Scale Integration) Premier micro-processeur INTEL en 1971 Apparition des ordinateurs personnels (PC) I I Traitement de texte Tableur Apparition d Apple (1976) Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 14 / 20

Aujourd hui Type Ordinateur jetable Ordinateur enfoui Ordinateur de jeux Ordinateur personnel (micro-ordinateur) Serveur Ensemble de stations de travail Mainframe Superordinateur Exemple d applications Cartes de vœux Montres, voitures Jeux vidéos Ordinateurs portables ou de bureau Serveurs de réseau Mini-superordinateur Traitement par lot dans une banque Prévisions météo à long terme Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 15 / 20

Définitions Ordinateur Machine capable de résoudre des problèmes en appliquant des instructions Instruction Action à effectuer par l ordinateur, correspondant à une étape dans un programme Programme Suite d instructions décrivant la façon dont l ordinateur doit effectuer un travail Langage machine Ensemble des instructions exécutables directement par un ordinateur Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 16 / 20

L ordinateur du point de vue externe 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 17 / 20

L ordinateur du point de vue externe 1. Écran 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 17 / 20

L ordinateur du point de vue externe 1. Écran 2. Carte mère 3. 4. 5. 6. 7. 8. 9. 10. 11. Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 17 / 20

L ordinateur du point de vue externe 1. Écran 2. Carte mère 3. CPU (Micro-processeur) 4. Bus 5. 6. 7. 8. 9. 10. 11. Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 17 / 20

L ordinateur du point de vue externe 1. Écran 2. Carte mère 3. CPU (Micro-processeur) 4. Bus 5. Mémoire vive (RAM) 6. Cartes de périphériques 7. 8. 9. 10. 11. Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 17 / 20

L ordinateur du point de vue externe 1. Écran 2. Carte mère 3. CPU (Micro-processeur) 4. Bus 5. Mémoire vive (RAM) 6. Cartes de périphériques 7. Alimentation 8. 9. 10. 11. Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 17 / 20

L ordinateur du point de vue externe 1. Écran 2. Carte mère 3. CPU (Micro-processeur) 4. Bus 5. Mémoire vive (RAM) 6. Cartes de périphériques 7. Alimentation 8. Lecteur de disques 9. 10. 11. Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 17 / 20

L ordinateur du point de vue externe 1. Écran 2. Carte mère 3. CPU (Micro-processeur) 4. Bus 5. Mémoire vive (RAM) 6. Cartes de périphériques 7. Alimentation 8. Lecteur de disques 9. Disque Dur 10. 11. Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 17 / 20

L ordinateur du point de vue externe 1. Écran 2. Carte mère 3. CPU (Micro-processeur) 4. Bus 5. Mémoire vive (RAM) 6. Cartes de périphériques 7. Alimentation 8. Lecteur de disques 9. Disque Dur 10. Clavier 11. Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 17 / 20

L ordinateur du point de vue externe 1. Écran 2. Carte mère 3. CPU (Micro-processeur) 4. Bus 5. Mémoire vive (RAM) 6. Cartes de périphériques 7. Alimentation 8. Lecteur de disques 9. Disque Dur 10. Clavier 11. Souris Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 17 / 20

Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 1 Référence modèle Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 1 Référence modèle 2 Système d exploitation Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 1 Référence modèle 2 Système d exploitation 3 Processeur Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 1 Référence modèle 2 Système d exploitation 3 Processeur 4 Affichage Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 1 Référence modèle 2 Système d exploitation 3 Processeur 4 Affichage 5 Taille écran (en pouces) Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 1 Référence modèle 2 Système d exploitation 3 Processeur 4 Affichage 5 Taille écran (en pouces) 6 Résolution Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 1 Référence modèle 2 Système d exploitation 7 Carte graphique 3 Processeur 4 Affichage 5 Taille écran (en pouces) 6 Résolution Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 1 Référence modèle 2 Système d exploitation 7 Carte graphique 8 Disque dur 3 Processeur 4 Affichage 5 Taille écran (en pouces) 6 Résolution Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 1 Référence modèle 2 Système d exploitation 3 Processeur 7 Carte graphique 8 Disque dur 9 RAM 4 Affichage 5 Taille écran (en pouces) 6 Résolution Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 1 Référence modèle 2 Système d exploitation 3 Processeur 4 Affichage 7 Carte graphique 8 Disque dur 9 RAM 10 Lecteur de disques 5 Taille écran (en pouces) 6 Résolution Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 1 Référence modèle 2 Système d exploitation 3 Processeur 4 Affichage 5 Taille écran (en pouces) 7 Carte graphique 8 Disque dur 9 RAM 10 Lecteur de disques 11 Webcam 6 Résolution Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 1 Référence modèle 2 Système d exploitation 3 Processeur 4 Affichage 5 Taille écran (en pouces) 6 Résolution 7 Carte graphique 8 Disque dur 9 RAM 10 Lecteur de disques 11 Webcam 12 Enceintes Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

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Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 1 Référence modèle 2 Système d exploitation 3 Processeur 4 Affichage 5 Taille écran (en pouces) 6 Résolution 7 Carte graphique 8 Disque dur 9 RAM 10 Lecteur de disques 11 Webcam 12 Enceintes 13 Connectiques 14 Wi-Fi Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 1 Référence modèle 2 Système d exploitation 3 Processeur 4 Affichage 5 Taille écran (en pouces) 6 Résolution 7 Carte graphique 8 Disque dur 9 RAM 10 Lecteur de disques 11 Webcam 12 Enceintes 13 Connectiques 14 Wi-Fi 15 Ports USB Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 1 Référence modèle 2 Système d exploitation 3 Processeur 4 Affichage 5 Taille écran (en pouces) 6 Résolution 7 Carte graphique 8 Disque dur 9 RAM 10 Lecteur de disques 11 Webcam 12 Enceintes 13 Connectiques 14 Wi-Fi 15 Ports USB 16 Taille de l ensemble Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

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Kézako? Annonce trouvée sur leboncoin.fr : Asus ET2210IUTS-B002E 1, Microsoft Windows 7 Pro 64 bits 2, Intel Core i3-2120 3, Multi-points Full HD 4, 21.5 5, 1920 x 1080 6, Intel HD Graphics 7, 1To 8, 4096Mo 9, DVD+/-RW Super Multi 10, 1,3 M Pixel + Micro 11, 2x 2W + Sonic Master DTS Surround Sensation UltraPC 12, [1x Entrée HDMI, 1x Sortie HDMI, LAN port (RJ 45)] 13, 802.11 b/g/n 14, [2x ports USB 3.0, 3x ports USB 2.0] 15, 590 x 461 x 60-230 mm 16, 10.8kg 17, Titane noir 18 1 Référence modèle 2 Système d exploitation 3 Processeur 4 Affichage 5 Taille écran (en pouces) 6 Résolution 7 Carte graphique 8 Disque dur 9 RAM 10 Lecteur de disques 11 Webcam 12 Enceintes 13 Connectiques 14 Wi-Fi 15 Ports USB 16 Taille de l ensemble 17 Poids de l ensemble 18 Couleur Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

Kézako? Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 18 / 20

L ordinateur du point de vue interne Machine électronique binaire Fonctionnement des composants de base : circuits électroniques Organisation et communication entre les composants Langage machine Système d exploitation Programme principal de l ordinateur Exécution silmutanée d autres programmes Gestion des périphériques : entrées/sorties, stockage Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 19 / 20

Architecture en couches Niveau 5 Couche des langages d application (langages haut niveau) Compilation Niveau 4 Couche du langage d assemblage Assembleur Niveau 3 Couche du système d exploitation Appels système Niveau 2 Couche architecture du jeu d instructions (propre à chaque machine) Micro-programmes Niveau 1 Couche mirco-architecture (UAL, opérations, registres,... ) Matériel Niveau 0 Couche logique numérique (circuits logiques) Architecture des ordinateurs L1 MIASHS (2013-2014) Introduction 20 / 20

Architecture des ordinateurs Structure d un ordinateur L1 MIASHS UFR Mathématiques et Informatique (2013-2014)

Structure de base d un ordinateur Unité Centrale de Traitement (CPU = Processeur) Unité de commande Unité Arithmétique et Logique (UAL) Registres Mémoire principale Entrées/Sorties Bus Horloge Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 1 / 11

Le Processeur (1/2) CPU (Central Processing Unit) ou UC (Unité Centrale) Cerveau de l ordinateur Exécute les programmes stockés en mémoire principale Chargement des instructions Décodage des instructions Exécution des instructions, l une après l autre Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 2 / 11

Le Processeur (2/2) Unité Arithmétique et Logique (UAL) ALU (Arithmetic and Logical Unit) Responsable des opérations indiquées par les instructions Unité de commande Récupère les instructions présentes en mémoire principale Décode les instructions Les registres Petites zones mémoires Peuvent être lus ou écrits extrêmement rapidement Les bus : interconnectent les éléments fonctionnels internes Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 3 / 11

L Unité Arithmétique et Logique (UAL) Calcule sur des nombres entiers Opérations communes : Opérations arithmétiques : addition, soustraction, changement de signe,... Opérations logiques : compléments, et, ou, ou-exclusif, non, non-et,... Comparaisons : test d égalité, supérieur, inférieur,... Décalages Entrées Sélection de l opération à effectuer UAL Flag Résultat Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 4 / 11

Les registres communs Compteur ordinal : contient l adresse mémoire de l instruction en cours d exécution ou prochainement exécutée Accumulateur : pour stocker les données en cours de traitement par l UAL Registre d instructions : contient l instruction en cours de traitement Pointeur(s) de pile : contient l adresse du sommet de la (des) pile(s) Registres généraux : pour les calculs Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 5 / 11

Exécution d une instruction 1 Charger la prochaine instruction à exécuter dans le registre instruction 2 Modifier le compteur ordinal pour qu il pointe sur l instruction suivante 3 Décoder (analyser) l instruction chargée 4 Localiser en mémoire d éventuelles données nécessaires à l instruction 5 Charger, si nécessaire, les données dans les registres généraux 6 Exécuter l instruction 7 Recommencer à l étape 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 6 / 11

La Mémoire Principale Mémoire de travail de l ordinateur Mémoire vive RAM (Random Access Memory) Caractéristiques : Rapide d accès Volatile Le processeur y accède pour lire/écrire des données Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 7 / 11

Les Entrées/Sorties I/O (Input/Output) Échanges d information entre le processeur et les périphériques associés Entrées : données envoyées par un périphérique à destination du processeur Sorties : données émises par le processeur à destination des périphériques Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 8 / 11

Les périphériques d E/S (1/2) Les périphériques d entrée : Permettent à l utilisateur de fournir une information à l ordinateur Exemples : clavier, scanner,... Les périphériques de sortie : Permettent à l ordinateur de fournir une information à l utilisateur Exemples : écran, enceintes,... Les périphériques d entrée-sortie : Permettent à l utilisateur/l ordinateur de fournir/recevoir une information Exemples : clé USB,... Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 9 / 11

Les périphériques d E/S (2/2) Périphérique Entrée Sortie Entrée/Sortie Clavier Souris Écran Lecteur CD/DVD Graveur CD/DVD Webcam Imprimante Carte réseau Microphone Enceinte Scanner Disque dur Clé USB Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 10 / 11

Les périphériques d E/S (2/2) Périphérique Entrée Sortie Entrée/Sortie Clavier Souris Écran Lecteur CD/DVD Graveur CD/DVD Webcam Imprimante Carte réseau Microphone Enceinte Scanner Disque dur Clé USB Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 10 / 11

Les périphériques d E/S (2/2) Périphérique Entrée Sortie Entrée/Sortie Clavier Souris Écran Lecteur CD/DVD Graveur CD/DVD Webcam Imprimante Carte réseau Microphone Enceinte Scanner Disque dur Clé USB Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 10 / 11

Les périphériques d E/S (2/2) Périphérique Entrée Sortie Entrée/Sortie Clavier Souris Écran Lecteur CD/DVD Graveur CD/DVD Webcam Imprimante Carte réseau Microphone Enceinte Scanner Disque dur Clé USB Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 10 / 11

Les périphériques d E/S (2/2) Périphérique Entrée Sortie Entrée/Sortie Clavier Souris Écran Lecteur CD/DVD Graveur CD/DVD Webcam Imprimante Carte réseau Microphone Enceinte Scanner Disque dur Clé USB Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 10 / 11

Les périphériques d E/S (2/2) Périphérique Entrée Sortie Entrée/Sortie Clavier Souris Écran Lecteur CD/DVD Graveur CD/DVD Webcam Imprimante Carte réseau Microphone Enceinte Scanner Disque dur Clé USB Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 10 / 11

Les périphériques d E/S (2/2) Périphérique Entrée Sortie Entrée/Sortie Clavier Souris Écran Lecteur CD/DVD Graveur CD/DVD Webcam Imprimante Carte réseau Microphone Enceinte Scanner Disque dur Clé USB Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 10 / 11

Les périphériques d E/S (2/2) Périphérique Entrée Sortie Entrée/Sortie Clavier Souris Écran Lecteur CD/DVD Graveur CD/DVD Webcam Imprimante Carte réseau Microphone Enceinte Scanner Disque dur Clé USB Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 10 / 11

Les périphériques d E/S (2/2) Périphérique Entrée Sortie Entrée/Sortie Clavier Souris Écran Lecteur CD/DVD Graveur CD/DVD Webcam Imprimante Carte réseau Microphone Enceinte Scanner Disque dur Clé USB Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 10 / 11

Les périphériques d E/S (2/2) Périphérique Entrée Sortie Entrée/Sortie Clavier Souris Écran Lecteur CD/DVD Graveur CD/DVD Webcam Imprimante Carte réseau Microphone Enceinte Scanner Disque dur Clé USB Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 10 / 11

Les périphériques d E/S (2/2) Périphérique Entrée Sortie Entrée/Sortie Clavier Souris Écran Lecteur CD/DVD Graveur CD/DVD Webcam Imprimante Carte réseau Microphone Enceinte Scanner Disque dur Clé USB Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 10 / 11

Les périphériques d E/S (2/2) Périphérique Entrée Sortie Entrée/Sortie Clavier Souris Écran Lecteur CD/DVD Graveur CD/DVD Webcam Imprimante Carte réseau Microphone Enceinte Scanner Disque dur Clé USB Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 10 / 11

Les périphériques d E/S (2/2) Périphérique Entrée Sortie Entrée/Sortie Clavier Souris Écran Lecteur CD/DVD Graveur CD/DVD Webcam Imprimante Carte réseau Microphone Enceinte Scanner Disque dur Clé USB Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 10 / 11

Les périphériques d E/S (2/2) Périphérique Entrée Sortie Entrée/Sortie Clavier Souris Écran Lecteur CD/DVD Graveur CD/DVD Webcam Imprimante Carte réseau Microphone Enceinte Scanner Disque dur Clé USB Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 10 / 11

Les bus Canaux de communication à l intérieur de l ordinateur Relient les différents composants de l ordinateur Caractérisés par : une largeur : nombre de bits que le bus peut transmettre à la fois une fréquence (vitesse) : nombre de paquets envoyés pas seconde (en Hz) un débit = largeur fréquence 3 types de bus : Bus de données : définit la taille des données pour les E/S Bus d adresse : permet l adressage de la mémoire Bus de contrôle : permet la gestion du matériel, via les interruptions Architecture des ordinateurs L1 MIASHS (2013-2014) Structure d un ordinateur 11 / 11

Architecture des ordinateurs Circuits logiques L1 MIASHS UFR Mathématiques et Informatique (2013-2014)

Circuit Logique Circuit dans lequel seules 2 valeurs logiques sont possibles : 0 ou 1 Circuit électrique (transistors) : Faible tension = 0 Tension élevée = 1 Composants de base : les portes logiques Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 1 / 17

Porte logique Permet de combiner les signaux binaires Reçoit en entrée une ou plusieurs valeurs binaires (souvent 2) Renvoie une unique valeur binaire en sortie Exemple : porte NON NOT Si la valeur d entrée est 1, alors la sortie vaut 0. Si la valeur d entrée est 0, alors la sortie vaut 1. Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 2 / 17

Portes ET (AND) et OU (OR) AND a b S 0 0 0 0 1 0 1 0 0 1 1 1 S = f (a, b) = a b = ab OR a b S 0 0 0 0 1 1 1 0 1 1 1 1 S = f (a, b) = a + b Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 3 / 17

Portes NON-ET (NAND) et NON-OU (NOR) AND a b S 0 0 1 0 1 1 1 0 1 1 1 0 S = f (a, b) = a b = ab OR a b S 0 0 1 0 1 0 1 0 0 1 1 0 S = f (a, b) = a + b Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 4 / 17

Porte OU-Exclusif (XOR) XOR a b S 0 0 0 0 1 1 1 0 1 1 1 0 S = f (a, b) = a b = (a + b)(ab) = (a + b)(a + b) = aa + ab + ba + bb = ab + ba = ab + ba = ab + ba Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 5 / 17

Ensemble des fonctions booléennes de 2 variables f (a, b) 00 01 10 11 0 0 0 0 0 ab 0 0 0 1 ab 0 0 1 0 a 0 0 1 1 ab 0 1 0 0 b 0 1 0 1 a b 0 1 1 0 a + b 0 1 1 1 f (a, b) 00 01 10 11 a + b 1 0 0 0 a b 1 0 0 1 b 1 0 1 0 a + b 1 0 1 1 a 1 1 0 0 a + b 1 1 0 1 ab 1 1 1 0 1 1 1 1 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 6 / 17

Ensemble des fonctions booléennes de 2 variables f (a, b) 00 01 10 11 0 0 0 0 0 ab 0 0 0 1 ab 0 0 1 0 a 0 0 1 1 ab 0 1 0 0 b 0 1 0 1 a b 0 1 1 0 a + b 0 1 1 1 f (a, b) 00 01 10 11 a + b 1 0 0 0 a b 1 0 0 1 b 1 0 1 0 a + b 1 0 1 1 a 1 1 0 0 a + b 1 1 0 1 ab 1 1 1 0 1 1 1 1 1 Avec n variables, combien de fonctions? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 6 / 17

Règles de calcul Constantes a + 0 = a a 0 = 0 a + 1 = 1 a 1 = a Idempotence a + a = a a a = a Complémentation a + a = 1 a a = 0 Commutativité a + b = b + a a b = b a Distributivité a + (bc) = (a + b)(a + c) a(b + c) = (ab) + (ac) Associativité a + (b + c) = (a + b) + c = a + b + c a(bc) = (ab)c = abc Lois de Morgan ab = a + b a + b = ab Involution a = a (a + b)(a + b) = a Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 7 / 17

Complétude des portes NON-ET et NON-OU On peut réaliser n importe quelle fonction booléenne avec seulement des portes : NON-ET NON-OU Complétude de la porte NON-ET : a = a a a b = a b = ab ab a + b = a + b = a b Complétude de la porte NON-OU? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 8 / 17

Du circuit logique à la table de vérité a b c a + c S = b(a + c) a b c OR AND S 0 0 0 0 0 0 0 1 1 0 0 1 0 0 0 0 1 1 1 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 1 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 9 / 17

Du circuit logique à la table de vérité - Exercice a b c OR AND AND S Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 10 / 17

Du circuit logique à la table de vérité - Exercice a b c OR AND AND S a b c a + b a + b bc S = (a + b) bc 0 0 0 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 0 1 1 0 1 1 0 0 1 1 1 0 1 0 0 1 1 1 1 1 0 1 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 10 / 17

De la table de vérité au circuit logique 1 Écrire l équation de la fonction à partir de sa table de vérité a b c S 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 0 1 1 1 1 S = f (a, b, c) = abc + abc + abc Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 11 / 17

De la table de vérité au circuit logique 2 Réaliser la négation de toutes les variables d entrée a b c S 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 0 1 1 1 1 a b c NOT NOT NOT a b c Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 11 / 17

De la table de vérité au circuit logique 3 Construire une porte ET pour chacun des termes égal à 1 dans la colonne S 4 Établir le câblage des portes ET avec les entrées appropriées a b c S 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 0 1 1 1 1 a b c NOT NOT NOT a b c AND AND AND Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 11 / 17

De la table de vérité au circuit logique 5 Réunir l ensemble des sorties des portes ET vers une porte OU, dont la sortie et le résultat de la fonction a b c S a b c a b c 0 0 0 0 NOT 0 0 1 0 NOT 0 1 0 1 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 0 1 1 1 1 NOT AND AND AND OR S Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 11 / 17

De la table de vérité au circuit logique - Exercice a b c S 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 12 / 17

De la table de vérité au circuit logique - Exercice a b c a b c a b c S NOT 0 0 0 0 NOT 0 0 1 0 NOT 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 AND AND AND AND OR S Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 12 / 17

Simplification Diminuer le nombre d opérateurs Diminuer le nombre de portes logiques (et donc le coût) Deux approches : Méthode algébrique (algèbre de Boole) Exemple : fonction majoritaire f (a, b, c) = abc + abc + abc + abc = (ab + ab)c + ab(c + c) = (a + b)(a + b)c + ab = (ac + bc)ab + ab = (ab + ac + bc)(ab + ab) = ab + ac + bc Méthode des tableaux de Karnaugh Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 13 / 17

Méthode de Karnaugh (1/3) Permet de visualiser une fonction et d en tirer naturellement une écriture simplifiée. Représentation de toutes les combinaisons d états possibles pour un nombre de variables donné. Outil graphique qui permet de simplifier de manière méthodique des expressions booléennes. Exploite le codage de l information et la notion d adjacence. Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 14 / 17

Méthode de Karnaugh (2/3) Principe : Mettre en évidence sur un graphique les mintermes ou maxtermes adjacents. Transformer les adjacences logiques en adjacences géométriques. Trois phases : Transcription de la fonction dans un tableau codé Recherche des adjacences pour simplification Mise en équations des groupements effectués Description : Table de vérité vs. Tableau de Karnaugh 1 ligne 1 case n variables 2 n cases Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 15 / 17

Méthode de Karnaugh (3/3) 1 Écrire la table de vérité sous la forme d un code de Gray (ou binaire réfléchi) : les valeurs des entrées ne diffèrent que d un seul bit entre chaque ligne a b c S 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 a b c S 0 0 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 1 0 0 0 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 16 / 17

Méthode de Karnaugh (3/3) 2 Compacter la table a b c S 0 0 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 1 0 0 0 bc a 00 01 11 10 0 0 0 1 0 1 0 1 1 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 16 / 17

Méthode de Karnaugh (3/3) 3 Entourer tous les 1 dans des rectangles : Les plus grands possibles Tels que leur taille est une puissance de 2 Éventuellement les bords bc a 00 01 11 10 0 0 0 1 0 1 0 1 1 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 16 / 17

Méthode de Karnaugh (3/3) 4 En déduire la formule et le circuit Une somme (OR) des formules de chaque rectangle La formule d un rectangle est un produit (AND) : Des variables qui valent toujours 1 dans ce rectangle Des négations de celles qui valent toujours 0 Les autres variables n apparaissent pas dans le produit bc a 00 01 11 10 0 0 0 1 0 1 0 1 1 1 f (a, b, c) = bc + ac + ab Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 16 / 17

Méthode de Karnaugh - Exercice cd ab 00 01 11 10 00 1 1 1 1 01 0 1 1 0 11 0 0 1 0 10 1 0 1 1 f (a, b, c, d) = ab + cd + abd + abcd formule pas simplifiée au maximum! Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 17 / 17

Méthode de Karnaugh - Exercice cd ab 00 01 11 10 00 1 1 1 1 01 0 1 1 0 11 0 0 1 0 10 1 0 1 1 f (a, b, c, d) = cd + ad + b d Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Logiques 17 / 17

Architecture des ordinateurs Circuits combinatoires L1 MIASHS UFR Mathématiques et Informatique (2013-2014)

Motivations Besoin de circuits logiques à plusieurs entrées et sorties Fonction des sorties exprimée (uniquement) selon les seules variables d entrée Tous les circuits logiques n ont pas cette propriété Circuits combinatoires Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 1 / 16

Spécification Décrire clairement : les entrées : les données : ne sont pas des entrées de la table de vérité les paramètres : bits de réglage les variables d entrée la sortie : pas forcément unique! fonction logique : une seule valeur en sortie circuit : plusieurs fonctions possibles pour obtenir le comportement voulu le rôle de différents éléments : À quoi sert le circuit? Qu obtient-on en sortie? Quel rôle jouent les entrées? la table de vérité (une table par fonction) Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 2 / 16

Exemple : la fonction majoritaire (1/2) a b c a b c NOT a b c S NOT 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 NOT AND AND AND AND OR S Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 3 / 16

Exemple : la fonction majoritaire (2/2) Sur un nombre pair d entrées, une seule sortie ne suffit pas : soit les 0 sont majoritaires (sortie 00) soit les 1 sont majoritaires (sortie 01) soit il n y a pas de majoritaire (sortie 01) a b c d S 0 S 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 1 0 0 1 0 0 0 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 1 0 1 1 0 0 0 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 1 1 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 4 / 16

Circuits combinatoires de base Le multiplexeur Le démultiplexeur Le décodeur Le comparateur Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 5 / 16

Le multiplexeur 2 n n Entrées : 2 n lignes d entrée (données) : D 0,..., D 2 n 1 n lignes de sélection : a, b, c... Sortie : une seule sortie S Rôle : aiguiller la valeur de l une des 2 n lignes d entrée vers la sortie S. La ligne d entrée choisie est désignée grâce aux bits de sélection. a b c S 0 0 0 D 0 0 0 1 D 1 0 1 0 D 2 0 1 1 D 3 1 0 0 D 4 1 0 1 D 5 1 1 0 D 6 1 1 1 D 7 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 6 / 16

Câblage du multiplexeur 8 3 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 7 / 16

Exercice Circuit logique réalisant un multiplexeur 4 2 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 8 / 16

Exemple d utilisation du multiplexeur La fonction majoritaire avec un multiplexeur : a b c S 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 9 / 16

Exemple d utilisation du multiplexeur La fonction majoritaire avec un multiplexeur : a b c S 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 9 / 16

Le démultiplexeur 2 n n Entrées : une lignes d entrée (donnée) : E n lignes de sélection : a, b, c... Sortie : 2 n lignes de sortie S 0,..., S 2n 1 Rôle : aiguiller l entrée E vers l une des 2 n lignes de sortie. La ligne de sortie est désignée grâce aux bits de sélection. a b c S 0 S 1 S 2 S 3 S 4 S 5 S 6 S 7 0 0 0 E 0 0 0 0 0 0 0 0 0 1 0 E 0 0 0 0 0 0 0 1 0 0 0 E 0 0 0 0 0 0 1 1 0 0 0 E 0 0 0 0 1 0 0 0 0 0 0 E 0 0 0 1 0 1 0 0 0 0 0 E 0 0 1 1 0 0 0 0 0 0 0 E 0 1 1 1 0 0 0 0 0 0 0 E Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 10 / 16

Câblage du démultiplexeur 8 3 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 11 / 16

Exemple d utilisation du démultiplexeur La fonction majoritaire avec un démultiplexeur : a b c S 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 12 / 16

Exemple d utilisation du démultiplexeur La fonction majoritaire avec un démultiplexeur : a b c S 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 12 / 16

Le décodeur 2 n n Entrées : n lignes de sélection : a, b, c... Sortie : 2 n lignes de sortie S 0,..., S 2 n 1 Rôle : sélectionner (mettre à 1) l une des 2 n lignes de sortie. La ligne de sortie est désignée grâce aux bits de sélection. a b c S 0 S 1 S 2 S 3 S 4 S 5 S 6 S 7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 13 / 16

Câblage du décodeur 8 3 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 14 / 16

Exercice Exemple d utilisation d un décodeur : activation de fonction Fait, au choix, l une des 4 fonctions logiques (AND, OR, XOR, NOT) sur les données E 0 et E 1. Le choix de la fonction est déterminé par les valeurs de a et b selon la table de vérité suivante : a b S 0 0 E 0 E 1 0 1 E 0 + E 1 1 0 E 0 E 1 1 1 E 0 Réaliser le circuit logique correspondant en utilisant un décodeur Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 15 / 16

Correction E 0 E 1 S 1 DEC a b Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Combinatoires 16 / 16

Architecture des ordinateurs Circuits Arithmétiques L1 MIASHS UFR Mathématiques et Informatique (2013-2014)

Circuits arithmétiques de base L additionneur / Le soustracteur L incrémenteur / Le décrémenteur Le décaleur L Unité Arithmétique et Logique (UAL) Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Arithmétiques 1 / 9

Demi-additionneur Entrées : les 2 bits à additionner a et b Sorties : la somme S = a + b la retenue de sortie Rsortie Rôle : Additionner a et b en conservant la retenue a b S R sortie 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 a b XOR AND S R sortie Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Arithmétiques 2 / 9

Demi-additionneur Entrées : les 2 bits à additionner a et b Sorties : la somme S = a + b la retenue de sortie Rsortie Rôle : Additionner a et b en conservant la retenue a b S R sortie 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 a b XOR AND S R sortie Problème : si plusieurs additions successives? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Arithmétiques 2 / 9

Additionneur complet (1/2) Entrées : les 2 bits à additionner a et b la retenue d entrée Rentree Sorties : la somme S = a + b + Rentree la retenue de sortie Rsortie Rôle : Additionner a et b en prenant en compte la retenue d entrée R entree et en conservant la retenue de sortie R sortie Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Arithmétiques 3 / 9

Additionneur complet (2/2) a b R entree S R sortie 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 a b R entree S R sortie Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Arithmétiques 4 / 9

Unité Arithmétique et Logique (UAL) (1/2) Entrées : A et B : les variables (données) F0 et F 1 : bits de choix du signal d activation Rentree : la retenue d entrée EN A et EN B : les bits inhibiteurs de A et B (optionnel) INV A : pour obtenir A (optionnel) Sorties : S : le résultat de l opération Rsortie : la retenue de sortie Rôle : Faire l une des 4 opérations (en fonction des bits d activation choisis) : A ET B A OU B B A + B + Rentree Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Arithmétiques 5 / 9

Unité Arithmétique et Logique (UAL) (2/2) R entree A ET B INV A A EN A INV B B A OU B B Unité Logique Somme S Décodeur R sortie Additionneur complet F 0 F 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Arithmétiques 6 / 9

UAL n bits Pour 2 bits d entrée, l UAL est un circuit qui a peu d intérêt... En connectant les retenues de n UALs, on obtient une UAL n bits telle que : les opérations logiques sont des opérations bit à bit les opérations arithmétiques sont effectuées sur des entiers en complément à 2 sur n bits A 3 B 3 A 2 B 2 A 1 B 1 A 0 B 0 Rentree Rentree Rentree Rentree UAL S UAL S UAL S UAL S R sortie R sortie R sortie F 0 F 1 F 0 F 1 F 0 F 1 F 0 F 1 R sortie R sortie (overflow) S 0 S 1 S 2 S 3 Figure: UAL à 4 bits Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Arithmétiques 7 / 9

Exemple UAL 4 bits On souhaite faire l addition entre A et B (données) telle que : A et B sont codés sur 4 bits A = 14 (en base 10) = 1110 (en base 2) B = 5 (en base 10) = 0101 (en base 2) A 0 = 0, A 1 = 1,... et B 0 = 1, B 1 = 0,... A 3 B 3 A 2 B 2 A 1 B 1 A 0 B 0 Rentree Rentree Rentree Rentree UAL S UAL S UAL S UAL S R sortie R sortie R sortie F 0 F 1 F 0 F 1 F 0 F 1 F 0 F 1 R sortie R sortie (overflow) S 0 S 1 S 2 S 3 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Arithmétiques 8 / 9

Exemple UAL 4 bits On souhaite faire l addition entre A et B (données) telle que : A et B sont codés sur 4 bits A = 14 (en base 10) = 1110 (en base 2) B = 5 (en base 10) = 0101 (en base 2) A 0 = 0, A 1 = 1,... et B 0 = 1, B 1 = 0,... A 3 B 3 A 2 B 2 A 1 B 1 0 1 Rentree Rentree Rentree UAL S UAL S UAL S UAL S 1 R sortie R sortie R sortie R sortie F 0 F 1 F 0 F 1 F 0 F 1 F 0 F 1 0 Rentree 0 R sortie (overflow) S 0 S 1 S 2 S 3 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Arithmétiques 8 / 9

Exemple UAL 4 bits On souhaite faire l addition entre A et B (données) telle que : A et B sont codés sur 4 bits A = 14 (en base 10) = 1110 (en base 2) B = 5 (en base 10) = 0101 (en base 2) A 0 = 0, A 1 = 1,... et B 0 = 1, B 1 = 0,... A 3 B 3 A 2 B 2 1 0 0 1 0 Rentree Rentree Rentree UAL S UAL S UAL S UAL S 1 1 R sortie R sortie R sortie R sortie F 0 F 1 F 0 F 1 F 0 F 1 0 F 0 F 1 0 Rentree 0 R sortie (overflow) S 0 S 1 S 2 S 3 1 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Arithmétiques 8 / 9

Exemple UAL 4 bits On souhaite faire l addition entre A et B (données) telle que : A et B sont codés sur 4 bits A = 14 (en base 10) = 1110 (en base 2) B = 5 (en base 10) = 0101 (en base 2) A 0 = 0, A 1 = 1,... et B 0 = 1, B 1 = 0,... A 3 B 3 1 1 1 0 0 1 0 0 Rentree Rentree Rentree UAL S UAL S UAL S UAL S 0 1 1 R sortie R sortie R sortie R sortie F 0 F 1 F 0 F 1 1 F 0 F 1 0 F 0 F 1 0 Rentree 0 R sortie (overflow) S 0 S 1 S 2 S 3 0 1 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Arithmétiques 8 / 9

Exemple UAL 4 bits On souhaite faire l addition entre A et B (données) telle que : A et B sont codés sur 4 bits A = 14 (en base 10) = 1110 (en base 2) B = 5 (en base 10) = 0101 (en base 2) A 0 = 0, A 1 = 1,... et B 0 = 1, B 1 = 0,... 0 1 1 1 1 0 0 1 1 0 0 Rentree Rentree Rentree UAL S UAL S UAL S UAL S 0 0 1 1 R sortie R sortie R sortie R sortie F 0 F 1 1 F 0 F 1 1 F 0 F 1 0 F 0 F 1 0 Rentree 0 R sortie (overflow) 1 S 0 S 1 S 2 S 3 0 0 1 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Arithmétiques 8 / 9

Exemple UAL 4 bits On souhaite faire l addition entre A et B (données) telle que : A et B sont codés sur 4 bits A = 14 (en base 10) = 1110 (en base 2) B = 5 (en base 10) = 0101 (en base 2) A 0 = 0, A 1 = 1,... et B 0 = 1, B 1 = 0,... 0 1 1 1 1 0 0 1 1 0 0 Rentree Rentree Rentree UAL S UAL S UAL S UAL S 0 0 1 1 R sortie R sortie R sortie R sortie F 0 F 1 1 F 0 F 1 1 F 0 F 1 0 F 0 F 1 0 Rentree 0 R sortie (overflow) 1 S 0 S 1 S 2 S 3 0 0 1 1 A + B = 14 + 5 = 19 (en base 10) = 1 0011 (en base 2) Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Arithmétiques 8 / 9

UAL - Résumé des fonctions F 0 F 1 EN A EN B INV A R entree Fonction 0 0 1 1 0 0 A ET B 0 1 1 1 0 0 A OU B 0 1 0 0 0 0 0 0 1 0 1 0 0 B 0 1 1 0 0 0 A 0 1 1 0 1 0 A 1 0 1 1 0 0 B 1 1 1 1 0 0 A + B 1 1 0 0 0 1 1 1 1 0 0 1 0-1 1 1 0 1 0 1 B + 1 1 1 0 1 1 0 B 1 1 1 1 0 0 1 A + 1 1 1 1 0 1 1 A 1 1 1 1 0 1 A + B + 1 1 1 1 1 1 1 B A Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Arithmétiques 9 / 9

Architecture des ordinateurs Circuits Séquentiels L1 MIASHS UFR Mathématiques et Informatique (2013-2014)

Motivations Dans un circuit combinatoire, les valeurs de sorties, à un instant donné, sont imposées par celles des entrées. Traitement des données uniquement accessibles immédiatement La valeur de la sortie ne dépend que de l entrée et pas de ce qui s est passé auparavant Uniquement applicable aux problèmes sans besoin de mémorisation On sait traiter et manipuler l information, comment la mémoriser? Circuits séquentiels (= circuits logiques à mémoire) Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 1 / 29

Circuit séquentiel Circuit logique capable de mémoriser des informations Variables internes en plus des variables d entrée Ensemble des informations mémorisées = état du circuit Mémoires = circuits spéciaux pouvant stocker un ou plusieurs bits Les bascules Les bascules latch Les bascules flip-flop Les registres Modification des informations mémorisées modification de l état du circuit Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 2 / 29

Les bascules Pour la mémorisation d un bit Se souviennent de la valeur que le circuit a enregistrée Construction avec une ou deux portes logiques NON-OU (ou NON-ET) Une ou plusieurs entrées Une ou deux sorties La sortie maintient son état même après disparition du signal de commande logique séquentielle Remarque : on suppose que le temps est discret (on peut le découper) Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 3 / 29

Bascule RS Deux entrées : S (Set) pour la mise à l état 1 de la bascule R (Reset) pour la mise à l état 0 de la bascule Deux variables de sortie : Q et Q La valeur de sortie Q n à l instant t = n dépend : des variables d entrées de la valeur antérieure de la sortie (Qn 1) Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 4 / 29

Bascule RS : états stables S Q S Q R Q R Q Cas 1 : On suppose que S = R = Q = 0 Q =? et Q =? Cas 2 : On suppose que S = R = 0 et Q = 1 Q =? et Q =? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 5 / 29

Bascule RS : états stables S 0 0 Q S Q R 0 0 Q R Q Cas 1 : On suppose que S = R = Q = 0 Q =? et Q =? Cas 2 : On suppose que S = R = 0 et Q = 1 Q =? et Q =? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 5 / 29

Bascule RS : états stables S 0 0 1 Q = 1 S Q R 1 0 R Q Cas 1 : On suppose que S = R = Q = 0 Q =? et Q =? Cas 2 : On suppose que S = R = 0 et Q = 1 Q =? et Q =? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 5 / 29

Bascule RS : états stables S 0 0 1 Q = 1 S Q R 1 0 0 Q = 0 R Q Bascule RS à l état 0 Cas 1 : On suppose que S = R = Q = 0 Q = 1 et Q = 0 Cas 2 : On suppose que S = R = 0 et Q = 1 Q =? et Q =? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 5 / 29

Bascule RS : états stables S 0 0 1 Q = 1 S 0 1 Q R 1 0 0 Q = 0 R 0 1 Q Bascule RS à l état 0 Cas 1 : On suppose que S = R = Q = 0 Q = 1 et Q = 0 Cas 2 : On suppose que S = R = 0 et Q = 1 Q =? et Q =? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 5 / 29

Bascule RS : états stables S 0 0 1 Q = 1 S 0 1 0 Q = 0 R 1 0 0 Q = 0 R 0 0 Bascule RS à l état 0 Cas 1 : On suppose que S = R = Q = 0 Q = 1 et Q = 0 Cas 2 : On suppose que S = R = 0 et Q = 1 Q =? et Q =? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 5 / 29

Bascule RS : états stables S 0 0 1 Q = 1 S 0 1 0 Q = 0 R 1 0 0 Q = 0 R 0 0 1 Q = 1 Bascule RS à l état 0 Bascule RS à l état 1 Cas 1 : On suppose que S = R = Q = 0 Q = 1 et Q = 0 Cas 2 : On suppose que S = R = 0 et Q = 1 Q = 0 et Q = 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 5 / 29

Bascule RS : états stables S 0 0 1 Q = 1 S 0 1 0 Q = 0 R 1 0 0 Q = 0 R 0 0 1 Q = 1 Bascule RS à l état 0 Bascule RS à l état 1 Cas 1 : On suppose que S = R = Q = 0 Q = 1 et Q = 0 Cas 2 : On suppose que S = R = 0 et Q = 1 Q = 0 et Q = 1 Les deux sorties Q et Q ne peuvent pas être simultanément à 0 Les deux sorties Q et Q ne peuvent pas être simultanément à 1 Pour S = R = 0, la bascule offre deux états stables qui dépendent de Q Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 5 / 29

Bascule RS : activation S Q S Q R Q R Q Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : activation S 1 0 Q S Q R 0 0 Q R Q Cas 3.1 : On suppose que S = 1 et R = Q = 0 Q =? et Q =? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : activation S 1 0 0 Q = 0 S Q R 0 0 R Q Cas 3.1 : On suppose que S = 1 et R = Q = 0 Q =? et Q =? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : activation S 1 0 0 Q = 0 S Q R 0 0 1 Q = 1 R Q Bascule RS à l état 1 Cas 3.1 : On suppose que S = 1 et R = Q = 0 Q = 0 et Q = 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : activation S Q S Q R Q R Q Cas 3.1 : On suppose que S = 1 et R = Q = 0 Q = 0 et Q = 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : activation S 1 1 Q S Q R 0 1 Q R Q Cas 3.1 : On suppose que S = 1 et R = Q = 0 Q = 0 et Q = 1 Cas 3.2 : On suppose que S = Q = 1 et R = 0 Q =? et Q =? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : activation S 1 1 0 Q = 0 S Q R 0 0 R Q Cas 3.1 : On suppose que S = 1 et R = Q = 0 Q = 0 et Q = 1 Cas 3.2 : On suppose que S = Q = 1 et R = 0 Q =? et Q =? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : activation S 1 1 0 Q = 0 S Q R 0 0 1 Q = 1 R Q Bascule RS à l état 1 Cas 3.1 : On suppose que S = 1 et R = Q = 0 Q = 0 et Q = 1 Cas 3.2 : On suppose que S = Q = 1 et R = 0 Q = 0 et Q = 1 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : activation S 1 1 0 Q = 0 S 0 0 Q R 0 0 1 Q = 1 R 1 0 Q Bascule RS à l état 1 Cas 3.1 : On suppose que S = 1 et R = Q = 0 Q = 0 et Q = 1 Cas 3.2 : On suppose que S = Q = 1 et R = 0 Q = 0 et Q = 1 Cas 4.1 : On suppose que S = Q = 0 et R = 1 Q =? et Q =? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : activation S 1 1 0 Q = 0 S 0 0 1 Q = 1 R 0 0 1 Q = 1 R 1 1 Bascule RS à l état 1 Cas 3.1 : On suppose que S = 1 et R = Q = 0 Q = 0 et Q = 1 Cas 3.2 : On suppose que S = Q = 1 et R = 0 Q = 0 et Q = 1 Cas 4.1 : On suppose que S = Q = 0 et R = 1 Q =? et Q =? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : activation S 1 1 0 Q = 0 S 0 0 1 Q = 1 R 0 0 1 Q = 1 R 1 1 0 Q = 0 Bascule RS à l état 1 Bascule RS à l état 0 Cas 3.1 : On suppose que S = 1 et R = Q = 0 Q = 0 et Q = 1 Cas 3.2 : On suppose que S = Q = 1 et R = 0 Q = 0 et Q = 1 Cas 4.1 : On suppose que S = Q = 0 et R = 1 Q = 1 et Q = 0 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : activation S 1 1 0 Q = 0 S Q R 0 0 1 Q = 1 R Q Bascule RS à l état 1 Cas 3.1 : On suppose que S = 1 et R = Q = 0 Q = 0 et Q = 1 Cas 3.2 : On suppose que S = Q = 1 et R = 0 Q = 0 et Q = 1 Cas 4.1 : On suppose que S = Q = 0 et R = 1 Q = 1 et Q = 0 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : activation S 1 1 0 Q = 0 S 0 1 Q R 0 0 1 Q = 1 R 1 1 Q Bascule RS à l état 1 Cas 3.1 : On suppose que S = 1 et R = Q = 0 Q = 0 et Q = 1 Cas 3.2 : On suppose que S = Q = 1 et R = 0 Q = 0 et Q = 1 Cas 4.1 : On suppose que S = Q = 0 et R = 1 Q = 1 et Q = 0 Cas 4.2 : On suppose que S = 0 et R = Q = 1 Q =? et Q =? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : activation S 1 1 0 Q = 0 S 0 1 1 Q = 1 R 0 0 1 Q = 1 R 1 1 Bascule RS à l état 1 Cas 3.1 : On suppose que S = 1 et R = Q = 0 Q = 0 et Q = 1 Cas 3.2 : On suppose que S = Q = 1 et R = 0 Q = 0 et Q = 1 Cas 4.1 : On suppose que S = Q = 0 et R = 1 Q = 1 et Q = 0 Cas 4.2 : On suppose que S = 0 et R = Q = 1 Q =? et Q =? Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : activation S 1 1 0 Q = 0 S 0 1 1 Q = 1 R 0 0 1 Q = 1 R 1 1 0 Q = 0 Bascule RS à l état 1 Bascule RS à l état 0 Cas 3.1 : On suppose que S = 1 et R = Q = 0 Q = 0 et Q = 1 Cas 3.2 : On suppose que S = Q = 1 et R = 0 Q = 0 et Q = 1 Cas 4.1 : On suppose que S = Q = 0 et R = 1 Q = 1 et Q = 0 Cas 4.2 : On suppose que S = 0 et R = Q = 1 Q = 1 et Q = 0 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : activation 1 S 0 1 0 Q = 0 0 S 0 1 1 Q = 1 R 0 0 1 Q = 1 R 1 1 0 Q = 0 Bascule RS à l état 1 Bascule RS à l état 0 Cas 3.1 : On suppose que S = 1 et R = Q = 0 Q = 0 et Q = 1 Cas 3.2 : On suppose que S = Q = 1 et R = 0 Q = 0 et Q = 1 Cas 4.1 : On suppose que S = Q = 0 et R = 1 Q = 1 et Q = 0 Cas 4.2 : On suppose que S = 0 et R = Q = 1 Q = 1 et Q = 0 Si S = 1, la bascule RS passe (ou se maintient) à la valeur Q = 1 Si R = 1, la bascule RS passe (ou se maintient) à la valeur Q = 0 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : activation 1 S 0 1 0 Q = 0 0 S 0 1 1 Q = 1 R 0 0 1 Q = 1 R 1 1 0 Q = 0 Bascule RS à l état 1 Bascule RS à l état 0 Cas 3.1 : On suppose que S = 1 et R = Q = 0 Q = 0 et Q = 1 Cas 3.2 : On suppose que S = Q = 1 et R = 0 Q = 0 et Q = 1 Cas 4.1 : On suppose que S = Q = 0 et R = 1 Q = 1 et Q = 0 Cas 4.2 : On suppose que S = 0 et R = Q = 1 Q = 1 et Q = 0 Si S = 1, la bascule RS passe (ou se maintient) à la valeur Q = 1 Si R = 1, la bascule RS passe (ou se maintient) à la valeur Q = 0 Une bascule RS se souvient de l action antérieure de R ou S Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 6 / 29

Bascule RS : Table de vérité S R Q Q S R Q Q Q Q 0 0 0 0 x x 0 0 0 1 0 1 0 0 1 0 1 0 0 0 1 1 x x 0 1 0 0 x x 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 x x 1 0 0 0 x x 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 x x 1 1 0 0 x x 1 1 0 1 0 0 1 1 1 0 0 0 1 1 1 1 x x Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 7 / 29

Bascule RS : Résumé S R Q Q État de la bascule 0 0 Q Q Sorties inchangées 0 1 0 1 RESET : remise à 0 1 0 1 0 SET : mise à 1 1 1 0 0 Non utilisé (état instable) La bascule RS mémorise la valeur des entrées : sa sortie dépend de la dernière entrée mise à 1 (R ou S) Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 8 / 29

Horloge (1/2) L ordre d apparition des variables revêt une importance souvent cruciale. La conception des systèmes logiques dépend si une variable arrive avant l autre ou bien si elles arrivent en même temps. Besoin de respecter des relations de séquentialité contraignantes Utilisation d horloge (base de temps ou système de cadencement) Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 9 / 29

Horloge (2/2) Système logique qui émet régulièrement une suite d impulsions calibrées Intervalle de temps entre deux impulsions = temps de cycle ou période de l horloge Fréquence des impulsions comprise entre 1 et 100 MHz Temps de cycle compris entre 10 ns à 10 µs Période (= cycle) Niveau haut H Front descendant Niveau bas Front montant t Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 10 / 29

Bascule RSH (latch) Bascule RS + Horloge Permet de faire changer d état à la bascule à un instant t précis S n et R n : états des entrées à l instant t = n Q n+1 : sortie au prochain cycle d horloge (instant t = n + 1) S H R Q Q S n R n Q n+1 0 0 Q n 0 1 0 1 0 1 1 1? Q n+1 = S + RQ n Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 11 / 29

Bascule D (latch) Pour résoudre l ambiguïté propre à la bascule RS (quand S = R = 1) Fait en sorte que l état correspondant à S = R = 1 ne soit jamais en entrée Une seule entrée externe D D Q H Q Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 12 / 29

Bascule latch vs. Bascule flip-flop (1/2) Bascule latch : Bascule asynchrone Change d état lorsque l horloge est au niveau 1 (= niveau haut) Q S R H t Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 13 / 29

Bascule latch vs. Bascule flip-flop (2/2) Bascule flip-flop : Bascule synchrone Change d état lorsque l horloge est en front montant Q S R H t Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 14 / 29

Bascule JK (flip-flop) J K H S R Q Q J n K n Q n Q n S R Q n+1 0 0 0 1 0 0 1 0 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 0 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 15 / 29

Bascule JK (flip-flop) J K H S R Q Q J n K n Q n Q n S R Q n+1 0 0 0 1 0 0 0 0 0 1 0 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 0 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 15 / 29

Bascule JK (flip-flop) J K H S R Q Q J n K n Q n Q n S R Q n+1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 0 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 15 / 29

Bascule JK (flip-flop) J K H S R Q Q J n K n Q n Q n S R Q n+1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 1 0 1 0 0 0 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 0 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 15 / 29

Bascule JK (flip-flop) J K H S R Q Q J n K n Q n Q n S R Q n+1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 0 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 15 / 29

Bascule JK (flip-flop) J K H S R Q Q J n K n Q n Q n S R Q n+1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 1 1 1 0 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 15 / 29

Bascule JK (flip-flop) J K H S R Q Q J n K n Q n Q n S R Q n+1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 1 0 1 1 1 1 0 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 15 / 29

Bascule JK (flip-flop) J K H S R Q Q J n K n Q n Q n S R Q n+1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 1 0 1 1 0 1 1 1 1 0 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 15 / 29

Bascule JK (flip-flop) J K H S R Q Q J n K n Q n Q n S R Q n+1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 1 0 1 1 0 1 1 1 1 0 0 1 0 Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 15 / 29

Bascule JK (flip-flop) J K H S R Q Q J n K n Q n Q n S R Q n+1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 1 0 1 1 0 1 1 1 1 0 0 1 0 J n K n Q n+1 0 0 Q n 0 1 0 1 0 1 1 1 Q n Q n+1 = J n Q n + K n Q n Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 15 / 29

Bascule D (flip-flop) D H Q Q Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 16 / 29

Bascule D (flip-flop) D H Q Q Q n+1 = D n Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 16 / 29

Les registres Une bascule est l élément de base de la logique séquentielle Une bascule permet de mémoriser un seul bit Un registre est un ensemble ordonné de n bascules Un registre permet de mémoriser une information sur n bits Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 17 / 29

Les types de registres Registres à chargement parallèle Registres à entrée/sortie série Registres à entrée série et sortie parallèle Registres à entrée parallèle et sortie série Registres à décalage circulaire Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 18 / 29

Registres à chargement parallèle Chargement de n bits en même temps Les n bascules changent d état en même temps Chaque bascule B i prend la valeur de l information i Une entrée de chargement CHG (horloge) telle que : CHG = 0 état mémoire CHG = 1 chargement Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 19 / 29

Registres à entrée/sortie série L information est introduite bit par bit (en série) Deux catégories : Registre à entrée série à gauche et sortie à droite : Décalage d une position vers la droite (B i,b i+1 ) La première bascule (B 0 ) reçoit la nouvelle entrée. Registre à entrée série à droite et sortie à gauche : Décalage d une position vers la gauche (B i,b i 1 ) La dernière bascule (B n 1 ) reçoit la nouvelle entrée. Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 20 / 29

Registres à décalage circulaire Décalage vers la gauche/droite Sortie de la première/dernière bascule vers l entrée de la dernière/première bascule. Décalage à droite (circulaire droite) ou gauche (circulaire gauche). Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 21 / 29

Adressage mémoire (1/2) Mémoire = ensemble de cellules pouvant chacune stocker une valeur Chaque cellule possède un numéro unique = adresse Toutes les cellules d une mémoire contiennent le même nombre de bits Une cellule de n bits peut stocker 2 n valeurs numériques différentes Deux cellules mémoires adjacentes ont des adresses mémoires consécutives Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 22 / 29

Adressage mémoire (2/2) La cellule est la plus petite unité mémoire pouvant être adressée Consensus autour d une cellule de 8 bits appelée octet (byte en anglais) Les unité de traitements (CPU) manipulent des mots de plusieurs octets : 4 octets par mot, pour une machine 32 bits 8 octets par mot, pour une machine 64 bits La plupart des mémoires travaillent aussi avec des mots Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 23 / 29

Types de mémoire Selon plusieurs critères : Type d accès : Accès aléatoire : RAM R/W, (((E)E)P)ROM, Flash FIFO : registres de décalage Possibilité d écriture : Pas : ROM Unique : PROM Multiple : RAM R/W, (E)EPROM, Flash Volatilité : les données stockées sont conservées tant que la mémoire reçoit un signal électrique Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 24 / 29

Mémoire RAM (1/2) Random Access Memory Les mots de la mémoire peuvent être lus/écrits sur demande dans n importe quel ordre. Comprend en théorie toutes les mémoires à accès aléatoire : Mémoires volatiles (((E)E)P)ROM Flash... En pratique, ce terme est utilisé uniquement pour désigner la mémoire volatile. Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 25 / 29

Mémoire RAM (2/2) Variétés principales de RAM R/W volatiles : RAM statique : Circuits actifs à base de portes logiques rebouclées Conservent leurs valeurs sans intervention particulière RAM dynamique : Basée sur des petits condensateurs, moins gourmands Nécessite un rafaraîchissement régulier des charges Variétés principales de RAM R/W non volatiles : EEPROM, Flash : stockage par charges électriques M-RAM : Stockage magnétique Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 26 / 29

Mémoires non volatiles ROM (Read Only Memory) : Ni réinscriptible, ni effaçable Données enregistrées à la fabrication Moins chère que la RAM PROM (Programmable ROM) : Inscriptible une seule fois À base de fusibles EPROM (Erasable PROM) : réinscriptible après effacement EEPROM (Electrically EPROM) : Flash : Effaçable (par octets) par application d impulsions Plus facile à reprogrammer, mais plus lente et de capacité plus faible Effaçable et réinscriptible par blocs Faible temps d accès mais dégradation rapide Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 27 / 29

Hiérarchie mémoire (1/2) La mémoire rapide est très chère et consomme beaucoup Hiérarchie mémoire : Au sommet, mémoires rapides et de petite taille En bas, mémoires de grande capacité, peu chère et peu rapide Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 28 / 29

Hiérarchie mémoire (2/2) Grâce au principe de localité Localité temporelle : plus un mot mémoire a été accédé récemment, plus il est probable qu il soit ré-accédé à nouveau Localité spatiale : plus un mot mémoire est proche du dernier mot mémoire accédé, plus il est probable qu il soit accédé Les caches tirent parti de ce principe (sauvegardent les informations les plus récemment accédées, en cas de ré-accès) Architecture des ordinateurs L1 MIASHS (2013-2014) Circuits Séquentiels 29 / 29

Architecture des ordinateurs Micro-architecture L1 MIASHS UFR Mathématiques et Informatique (2013-2014)

Rappel : architecture en couches Niveau 5 Couche des langages d application (langages haut niveau) Compilation Niveau 4 Couche du langage d assemblage Assembleur Niveau 3 Couche du système d exploitation Appels système Niveau 2 Couche architecture du jeu d instructions (propre à chaque machine) Micro-programmes Niveau 1 Couche mirco-architecture (UAL, opérations, registres,... ) Matériel Niveau 0 Couche logique numérique (circuits logiques) Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 1 / 21

Motivations Comment assembler les différents circuits vus dans les cours précédents pour fabriquer un processeur? Comment interagir avec la mémoire? L UAL est le cerveau de la machine. Comment peut-on la commander? Quel langage utilise-t-on pour communiquer avec l UAL? Comment de simples opérations réalisables par l UAL peuvent-elles aboutir à un programme? Il n y a pas de réponse universelle, pas de modèle d architecture. Compromis entre coût et performances. Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 2 / 21

Motivations Comment assembler les différents circuits vus dans les cours précédents pour fabriquer un processeur? Comment interagir avec la mémoire? L UAL est le cerveau de la machine. Comment peut-on la commander? Quel langage utilise-t-on pour communiquer avec l UAL? Comment de simples opérations réalisables par l UAL peuvent-elles aboutir à un programme? Il n y a pas de réponse universelle, pas de modèle d architecture. Compromis entre coût et performances. Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 2 / 21

Chemin des données Comment les différents éléments présents dans le processeur interagissent-ils? Mémoire principale 1. L UC active certains registres pour : lire en mémoire écrire en mémoire REGISTRES 1 3 Unité de Commande transférer des données vers l UAL transférer des données depuis l UAL 2. L UC commande l action de l UAL UAL 2 3. L état des registres permet de choisir la prochaine commande Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 3 / 21

Micro-architecture (1/3) Implémente le jeu d instructions spécifié par la Couche ISA supérieure S appuie sur la Couche Logique inférieure Dépend : du jeu d instructions à implémenter : CISC (Complex Instruction Set Computer) RISC (Reduced Instruction Set Computer) du coût et des performances Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 4 / 21

Micro-architecture (2/3) L exécution d une instruction peut se décomposer en plusieurs sous-étapes : 1 Recherche (Fetch) Récupération de la prochaine instruction à exécuter 2 Décodage (Decode) Détermination du type et de la nature des opérandes 3 Exécution (Execute) Mise en œuvre des unités fonctionnelles 4 Terminaison (Complete) Modification en retour des registres ou de la mémoire Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 5 / 21

Micro-architecture (3/3) Micro-architecture = problème de programmation Chaque instruction du niveau ISA est une fonction Le programme maître (micro-programme) : Boucle infinie Détermine à chaque tour la bonne fonction à appeler et l exécute Dispose de variables d état : compteur ordinal, registres généraux,... Accessibles par chacune des fonctions Modifiées spécifiquement selon la nature de la fonction Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 6 / 21

Micro-programme Micro-instruction : mot binaire codant des signaux de commande Micro-code : ensemble de micro-instructions stockées en mémoire ROM Instruction : bloc de micro-instructions réalisant une opération simple Instructions de déplacement : MOV, XCHG,... Manipulation de la pile : PUSH et POP Instructions arithmétiques et logiques : ADD, SUB, AND, OR et NOT Sauts et boucles : JUMP, Jxx, LOOPxx,... Appels de fonctions : CALL et RET Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 7 / 21

Gestion de la mémoire (1/2) Problème n 1 : Calculer ((1 + 2) (3 + 4)) + ((5 + 6) (7 + 8)) en mémorisant les calculs intermédiaires Combien faut-il de registres dans ce cas là? Quel est le nombre maximal de registres utilisés dans un calcul? Problème n 2 : Stocker les variables locales des fonctions Où sont conservées les variables locales des fonctions? Solution simple : attribuer à toutes les variables des adresses fixes différentes Problème : si une fonction en appelle une autre ou s appelle elle-même? Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 8 / 21

Gestion de la mémoire (1/2) Problème n 1 : Calculer ((1 + 2) (3 + 4)) + ((5 + 6) (7 + 8)) en mémorisant les calculs intermédiaires Combien faut-il de registres dans ce cas là? Quel est le nombre maximal de registres utilisés dans un calcul? Problème n 2 : Stocker les variables locales des fonctions Où sont conservées les variables locales des fonctions? Solution simple : attribuer à toutes les variables des adresses fixes différentes Problème : si une fonction en appelle une autre ou s appelle elle-même? Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 8 / 21

Gestion de la mémoire (2/2) Procédures avec paramètres d appel et variables locales Variables accessibles uniquement pendant l exécution de la procédure Ne peuvent pas résider à une adresse absolue en mémoire Nécessité de créer dynamiquement des instances de ces variables Suppression des variables à la fin de l exécution de la procédure Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 9 / 21

La Pile (1/3) Zone de la mémoire accessible uniquement relativement à des registres Gérée au moyen de deux registres : Un registre de base (Base Pointer (BP)) Pointe sur le début de la zone mémoire allouée pour les variables locales de la procédure courante Un registre de sommet de pile (Stack Pointer (SP)) Pointe sur le dernier mot mémoire alloué LIFO (Last In First Out) Opérations : PUSH (ajout) POP (retrait) Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 10 / 21

La Pile (2/3) Les paramètres et les variables locales à la procédure courante sont référencées par rapport à la valeur courante de BP La zone de données référencée par BP et limitée par SP est appelée contexte courant void f(int c){ int a; int b;... f(a+1);... } SP BP b a c (BP - 8) (BP - 4) (BP +..) Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 11 / 21

La Pile (3/3) Lors d un appel de procédure : void f(int c){ int a; int b;... f(a+1);... } SP BP b a x (BP - 8) (BP - 4) c (BP +..) Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 12 / 21

La Pile (3/3) Lors d un appel de procédure : un nouveau contexte courant se crée au sommet de la pile SP b (BP - 8) void f(int c){ int a; int b;... f(a+1);... } BP SP BP a c b a x + 1 x (BP - 4) (BP +..) invisibles... c Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 12 / 21

La Pile (3/3) Lors d un appel de procédure : un nouveau contexte courant se crée au sommet de la pile on sauve l ancien BP dans la pile void f(int c){ int a; int b;... f(a+1);... } SP BP SP BP b a c b a ancien BP retour x + 1 x (BP - 8) (BP - 4) (BP + 4) (BP + 8) invisibles... Gérée par la procédure appelée Gérée par la procédure appelante c Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 12 / 21

Séquence d appel d une procédure (1/2) Partie gérée par la procédure appelante : Empilage des paramètres, dans l ordre inverse de celui dans lequel ils sont listés dans la procédure Appel de la procédure (sauvegarde automatiquement l adresse de retour dans la pile) Partie gérée par la procédure appelée (début de procédure) : Empilage de l ancien BP dans la pile Copie de la valeur de SP dans celle de BP Le nouveau contexte est basé à la position courante de SP Le premier paramètre est accessible à l adresse de BP plus la taille de deux adresses entières (l ancien BP et l adresse de retour), donc (BP+8) Soustraction à SP de la taille des variables locales Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 13 / 21

Séquence d appel d une procédure (2/2) Partie gérée par la procédure (fin de procédure) : Remise dans SP de la valeur de BP Libère la zone des variables locales à la procédure Dépilement de BP BP pointe de nouveau sur le contexte appelant Appel de l instruction de retour Dépile la valeur de retour située dans la pile Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 14 / 21

Séquence de retour d une procédure Gérée par la procédure appelante Incrémentation de SP de la taille de tous les paramètres empilés avant l appel de procédure Retour complet à l état antérieur Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 15 / 21

Exemple d instruction arithmétique : ADD (1/2) Rôle : retirer les deux éléments au sommet de la pile, les additionner, et placer le résultat au sommet de la pile 1ère étape : récupérer les mots au sommet de la pile Placer SP dans le Registre d Adresse Mémoire (RAM) Lire dans les Registres de Données Mémoire (RDM) le sommet de la pile et le placer dans le Registre Tampon (RT) Calculer l adresse du mot juste en dessous du sommet de la pile et la placer dans RAM ainsi que dans le regsitre SP (supprime le premier mot à additionner) Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 16 / 21

Exemple d instruction arithmétique : ADD (2/2) 2ème étape : calculer la somme et la placer au sommet de la pile Lire en mémoire le mot pointé par RAM (placé dans RDM) Additionner RDM et RT Mettre le résultat dans RDM Écrire en mémoire le contenu de RDM à l adresse contenue dans RAM (à la place du second mot à additionner) Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 17 / 21

Exemple d instruction arithmétique : PUSH var Rôle : mettre la variable locale var au sommet de la pile 1ère étape : récupérer la variable locale désignée par var Placer BP dans le Registre Tampon (RT) Calculer l adresse de la variable locale et mettre le résultat dans le Registre d Adresse Mémoire (RAM) Lire la valeur de la variable locale dans le Registre de Données Mémoire (RDM) 2ème étape : placer la variable locale au sommet de la pile Calculer l adresse du nouveau sommet de pile et la placer dans RAM ainsi que dans le registre SP Écrire en mémoire le contenu de RDM à l adresse pointée par le registre RAM Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 18 / 21

Performances Lors de la conception d une micro-architecture, plusieurs paramètres entrent en considération, notamment : la rapidité le coût Trouver des compromis : par exemple, rajouter des registres pour accéder rapidement à plus de données, mais pas trop car les registres coûtent très cher. Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 19 / 21

Mémoire cache Accès à la mémoire principale très lents Solution : rapprocher les données les plus souvent utilisées Principe de localité : Un programme accède à une petite partie de son espace d adressage Deux types de localité : Temporelle Spatiale Idée : on place dans le cache (mémoire proche du processeur) : les données les plus récemment adressées les données en blocs (lignes de caches) Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 20 / 21

Cache direct Ligne de cache = 32 octets (en général entre 4 et 64), soit 8 mots À chaque ligne on associe : 1 bit valide un indicateur de 16 bits qui identifie les adresses mémoire correspondant à cette ligne Adresse mémoire = adresse virtuelle 1 seul emplacement possible dans le cache pour un mot donné : 1 Trouver la ligne de cache 2 Vérifier si elle est valide 3 Vérifier l indicateur ; en cas d échec, remplacement de la ligne Architecture des ordinateurs L1 MIASHS (2013-2014) Micro-architecture 21 / 21

Architecture des ordinateurs La couche ISA (Instruction Set Architecture) L1 MIASHS UFR Mathématiques et Informatique (2013-2014)

Rappel : architecture en couches Niveau 5 Couche des langages d application (langages haut niveau) Compilation Niveau 4 Couche du langage d assemblage Assembleur Niveau 3 Couche du système d exploitation Appels système Niveau 2 Couche architecture du jeu d instructions (propre à chaque machine) Micro-programmes Niveau 1 Couche mirco-architecture (UAL, opérations, registres,... ) Matériel Niveau 0 Couche logique numérique (circuits logiques) Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 1 / 36

Architecture du jeu d instructions (1/2) Définit l architecture fonctionnelle de l ordinateur Sert d interface entre les couches logicielles et le matériel sous-jacent Définit le jeu d instructions utilisables pour coder les programmes : Directement implémenté de façon matérielle pas de registre d état interne servant de compteur ordinal Implémenté sous forme micro-programmée Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 2 / 36

Architecture du jeu d instructions (2/2) Le jeu d instructions est indépendant de considérations d implémentation : Liberté d implémentation en fonction : des coûts de conception et de fabrication de la complexité de réalisation du coût souhaité Nécessité pour le compilateur de connaître l implémentation de la machine cible pour générer du code efficace Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 3 / 36

RISC vs. CISC CISC (Complex Instruction Set Computer) Jeu étendu d instructions complexes 1 instruction peut effectuer plusieurs opérations élémentaires (ex : charger une valeur en mémoire, faire une opération arithmétique et ranger le résultat en mémoire) Instructions proches des constructions typiques des langages haut-niveau Exemples : x86 Intel, AMD,... RISC (Reduced Instruction Set Computer) Jeu d instructions réduit 1 instruction effectue une seule opération élémentaire (micro-instruction) Plus uniforme (même taille, s exécute en un cyle d horloge) Exemples : PowerPC, UltraSPARC,... Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 4 / 36

Types de données Définition des types de données gérés nativement par le jeu d instructions : Autorise l implémentation matérielle des types considérés Définit la nature (entier, flottant, caractère) et la précision des types supportés Remarque : le programmeur n est pas libre de choisir le format de ses données s il veut bénéficier du support matériel offert par la couche ISA. Types de données les plus couramment implémentés : Type entier Type flottant Type caractère Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 5 / 36

Type entier Toujours disponible Sert au fonctionnement de la couche micro-architecture Toutes les architectures disposent de types entiers signés Presque toujours codés en complément à deux Il existe aussi souvent des types non signés Disponible en plusieurs tailles : 8, 16, 32 ou 64 bits Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 6 / 36

Type flottant Très souvent disponible Sauf sur les processeurs bas de gamme (émulés logiciellement) Disponible en plusieurs tailles : 32, 64, 80 ou 128 bits Souvent géré par des registres séparés Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 7 / 36

Type caractère La plupart des ordinateurs sont utilisés pour des tâches bureautiques ou de gestion de bases de données manipulant des données textuelles. Quelques jeux d instructions proposent des instructions de manipulation de suites de caractères : Caractères émulés par des octets (ASCII), des mots de 16 bits (Unicode) Cas de l architecture x86 avec des instructions micro-codées Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 8 / 36

Type booléen Pas natif sur les processeurs Généralement émulé par un entier (octet ou mot) : Valeur fausse si la valeur entière vaut 0 Valeur vraie si la valeur entière vaut 1 Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 9 / 36

Type référence Pointeur sur une adresse Émulé par un type entier : Soit registres entiers généralistes Soit registres entiers spécifiques d adresses Utilisation de ces registres pour accéder aux données en mémoire, en fonction des modes d adressage disponibles Cas des registres SP et BP pour la gestion de la pile Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 10 / 36

Format d une instruction opcode : code le type d opération réalisée par l instruction (obligatoire) Autres champs (optionnels) : Spécifient les adresses des opérandes de l instruction Entre 0 et 3 adresses Soit toutes de la même taille, soit de tailles différentes : Même taille décodage simplifié mais conso. mémoire plus importante Mot mémoire Taille instruction ou Taille instruction Mot mémoire Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 11 / 36

Adressage des opérandes (1/2) Architecture à 3 adresses : 2 adresses source 1 adresse destination (peut être équivalente à l une des adresses source) Ex : Architecture MIPS Architecture à 2 adresses : 1 adresse source non modifiée 1 adresse destination modifiée ou mise à jour selon l opération Ex : Architecture x86 Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 12 / 36

Adressage des opérandes (2/2) Architecture à 1 adresse : Toutes les instructions de calcul opèrent entre une adresse et un regsitre unique appelé accumulateur Ex : Anciennes architectures de type 8008 Trop de transferts entre l accumulateur et la mémoire Architecture à 0 adresse : Adresses des opérandes implicites Situées au sommet d une pile d opérandes Ex : Architecture JVM Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 13 / 36

Modes d adressage Différentes manières dont on peut accéder aux opérandes des instructions Pour les programmeurs en assembleur et les auteurs de compilateurs Principaux modes : Adressage immédiat Adressage direct Adressage registre Adressage indirect par registre Adressage indexé Adressage basé indexé Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 14 / 36

Adressage immédiat (1/2) Adressage le plus simple La partie adresse de l instruction contient directement la valeur de l opérande Réservé aux constantes Aucun accès mémoire supplémentaire nécessaire Exemples : Branchements Chargement de registres Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 15 / 36

Adressage immédiat (2/2) Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 16 / 36

Adressage direct (1/2) Adresse fournie pour un accès direct Accès toujours à la même zone mémoire Permet de lire ou d écrire une donnée sans la copier avant dans un registre Réservé aux variables globales (adresses connues à la compilation) Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 17 / 36

Adressage direct (2/2) Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 18 / 36

Adressage registre (ou inhérent) (1/2) Équivalent à l adressage direct Spécification d un numéro de registre plutôt qu un numéro de mot mémoire Mode le plus couramment utilisé : Accès aux registres très rapides Numéros de registres codés sur peu de bits Une grande partie du travail des compilateurs consiste à déterminer quelles variables seront placées dans quel regsitres à chaque instant, afin de diminuer les temps d accès et donc d exécution. Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 19 / 36

Adressage registre (ou inhérent) (2/2) Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 20 / 36

Adressage indirect par registre (1/2) L opérande spécifié provient de la mémoire Adresse de l opérande contenue dans un registre de numéro donné Le registre est un pointeur sur l opérande Référencement d une zone mémoire sans avoir à coder son adresse dans l instruction Modification dynamique de l adresse de la zone mémoire référencée en modifiant la valeur du registre Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 21 / 36

Adressage indirect par registre (2/2) Architecture des ordinateurs L1 MIASHS (2013-2014) La couche ISA 22 / 36