Processeur MIPS R3000. Architecture externe et jeu d instructions MIPS R3000 jeu d instructions page - 1
A) Introduction Ce document décrit l architecture externe ainsi que le jeu d instructions du processeur MIPS R3000. Le MIPS R3000 est la deuxième génération de processeur de la société MIPS 1, et n est plus commercialisé aujourd hui. Son successeur est le R4000 qui lui ressemble fort. Des inions sur cette famille de processeurs, très utilisée dans les applications embarquées et dans les machines parallèle à mémoire partagées, sont disponibles sur le site www.mips.com. L architecture externe est le niveau d abstr nécessaire à l écriture de programmes assembleur, de la partie génération de code d un compilateur, et du programmeur de systèmes d exploitation multi-processus (et/ou multi-tâches). Sont détaillés : les registres visibles du logiciel ; l adressage de la mémoire ; le jeu d instruction ; les mécanismes de traitement des exceptions, interruptions et appels systèmes. L architecture interne sera décrite en détail durant le cours. B) Notations Par convention, nous utiliserons les notations du langage C pour la des constantes, et pour la terminologie en général. La des instructions nécessite également l introduction de quelques notations : = test d égalité + addition entière en complément à deux soustr entière en complément à deux multiplication entière en complément à deux. division entière en complément à deux. mod reste de la division entière en complément à deux and opérateur et bit-à-bit or opérateur ou bit-à-bit nor opérateur non-ou bit-à-bit xor opérateur ou-exclusif bit-à-bit mem b [a] contenu de la mémoire à l adresse a accédée sur b octets assignation implication concaténation de chaînes de bits x n réplication du bit x dans une chaîne de n bits. Notons que x est un unique bit x p...q sélection des bits p à q de la chaîne de bits x Certains opérateurs n étant pas évidents, nous donnons ici quelques exemples. 1 MIPS signifie Microprocessor without Interlocked Pipeline Stage. MIPS R3000 jeu d instructions page - 2
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Posons 0 0 0 1 1 0 1 1 0 1 0 0 1 0 0 0 la chaîne de bit x, qui a une longueur de 16 bits, le bit le plus à droite étant le bit de poids faible et de numéro zéro, et le bit le plus à gauche étant le bit de poids fort et de numéro 15. x 6...3 est la chaîne 1001. x 16 15 crée une chaîne de 16 bits de long dupliquant le bit 15 de x, zéro dans le cas présent. x 16 15 x 15...0 est la valeur 32 bits avec extension de signe d un immédiat en complément à deux de 16 bits. MIPS R3000 jeu d instructions page - 3
C) Architecture externe Le processeur possède deux modes, le mode utilisateur (ou user) pour exécuter les applications, et le mode noyau (ou kernel) pour exécuter le système. Ces 2 modes sont nécessaires à l exécution sure de plusieurs processus sur un même processeur. 1) Registres visibles du logiciel Les registres du MIPS R3000 visibles du logiciel, c.-à-d. qui sont manipulés par les instructions implicitement ou explicitement, ont tous une taille de 32 bits. Le MIPS R3000 visant par construction l exécution de multiples processus, des mécanismes de protections sont mis en œuvre pour l accès aux registres relatifs au système. Ces derniers registres appartiennent à un coprocesseur système dit coprocesseur 0 ou cop0. Les accès à ce coprocesseur ne peuvent avoir lieu qu en mode noyau. registres du processeur hormis $0 et $31, ils sont identiques du point de vue du matériel, et ils peuvent être accèdes dans les 2 modes. $i, (0 i 31) ce sont les registres d usage général. Les opérandes des instructions et leur(s) résultat(s) y sont placés. Le registre $0 peut être écrit mais retourne toujours 0x00000000 lors de la lecture. Le registre $31 est utilisé implicitement (c.-à-d. que le matériel en impose l utilisation et qu il n apparaît donc pas dans l instruction) pour sauvegarder l adresse de retour d appels de foncions lors des instructions bgezal, bltzal, et jal ; pc, program counter ce registre contient l adresse de l instruction à exécuter. Sa valeur est modifiée par toutes les instructions ; ir, instruction register ce registre contient l instruction en cours d exécution. Il n est pas directement accessible hi et lo ces registres contiennent le résultat de la multiplication sur 64 bits, ou le résultat de la division euclidienne (quotient dans lo et reste dans hi). registres du coprocesseur 0 ces registres concernent la gestion des exceptions, interruptions et appels systèmes. badvaddr, bad virtual address ce registre contient l adresse fautive en cas d exception de type «adresse illégale» ; status c est le registre d état. Il contient les masques d interruption et le mode ; cause c est le registre qui contient la cause de l exception ; MIPS R3000 jeu d instructions page - 4
$0 $1 $pc $ir $hi $31 $lo FIG. 1 Registres généraux du MIPSR3000. epc, exception program counter ce registre contient l adresse de retour en cas d interruption et l adresse de l instruction fautive en cas d exception ou d appel système. Ces registres concernent la gestion de la mémoire virtuelle. TLB, Transaltion Lookaside Buffer c est la mémoire associative pour la traduction adresse virtuelle vers adresse physique ; index registre contenant l index de la TLB dans lequel faire les accès ; random registre contenant un index aléatoire valide pour les accès à la TLB ; context registre utilisé partiellement par le logiciel (une partie sert à pointer sur la structure des pages du système d exploitation) et par le matériel (l autre partie contient les poids forts de l adresse fautive lors d une traduction qui échoue) pour faciliter l écriture en logiciel de la gestion de la mémoire virtuelle ; entryhi et entrylo valeur à comparer aux entrées de la TLB pour savoir s il y a une erreur de page (page fault). entryhi 10 entrylo 2 index 0 status 12 random 1 cause 13 TLB context 4 epc 14 badvaddr 8 prid 15 FIG. 2 Registres du coprocesseur 0 du MIPSR3000. MIPS R3000 jeu d instructions page - 5
2) Adressage mémoire Toutes les adresses émises par le processeur sont des adresses octet (byte), codées sur 32 bits. Le processeur peut lire des instructions (32 bits), des mots (32 bits), des demi-mots (16 bits) et des octets (8 bits). Il peut écrire des mots, des demi-mots et des octets. Les adresses des mots et les instructions doivent être des multiples de 4, et celles des demi-mots doivent être des multiples de 2. Un accès à une adresse non alignée génère une exception. Il n y a qu un seul mode d adressage, qui est le mode «indirect registre». L adresse effective est a = $i + offset. Ou $i est n importe quel registre général et offset un immédiat sur 16 bits étendu de signe. L immédiat se trouve dans les 16 bits de poids faible du registre ir. La conversion des adresses virtuelles vers les adresses physiques se fait grâce à une table de translation d adresses totalement associative. Le cache est en adresses physiques. 0xFFFFFFFF 1 Giga octets kseg2 Traduites 0xc0000000 Cachées 0xbFFFFFFF 0.5 Giga octets segment kseg1 Non traduites 0xa0000000 Non cachées noyau 0x9FFFFFFF 0.5 Giga octets kseg0 Non traduites 0x80000000 Cachées 0x7FFFFFFF kuseg 2 Giga octets segment Traduites Cachées utilisateur 0x00000000 FIG. 3 Segmentation mémoire du MIPSR3000. D) Reset, appels systèmes, interruptions et exceptions 1) Fonctionnement Ces s passent toutes en mode noyau. Le reset à lieu lors de la mise sous tension du processeur, ou lors de la mise à zéro de la broche reset. Le registre pc prend la valeur 0xbfc00000, les interruptions sont masquées, le registre random prend la valeur du dernier index de la TLB et les interruptions sont masqués par sur le registre status. Les «appels systèmes» correspondent à des services fournies par le noyau auxquels on accède grâce aux deux instructions syscall et break. Le registre pc prend la valeur 0x80000080, et les interruptions sont masquées. Le registre epc contient l adresse de l instruction qui à causé l appel système. MIPS R3000 jeu d instructions page - 6
TAB. 1 Raisons des déroutements Int 0x0 interruption. MOD 0x1 modification de TLB. Cette exception est levée lorsque que l adresse virtuelle d une écriture correspond à une entrée de la TLB marqué non-inscriptible ; TLBL 0x2 rechargement de la TLB. Indique que le système d exploitation doit recharger la TLB pour effectuer une lecture ; TLBS 0x3 rechargement de la TLB. Indique que le système d exploitation doit recharger la TLB pour effectuer une écriture ; AdEL 0x4 erreur d adressage lors de la lecture d une donnée ou d une instruction ; AdES 0x5 erreur d adressage lors de l écriture d une donnée ; IBE 0x6 erreur lors d un accès mémoire pour la lecture d une instruction ; DBE 0x7 erreur lors d un accès mémoire pour la lecture ou l écriture d une donnée ; Sys 0x8 appel système ; Bp 0x9 point d arrêt ; RI 0xA instruction inconnue (ou réservée) ; CpU 0xB tentative avortée d accès à un coprocesseur ; Ovf 0xC dépassement de capacité lors d un calcul arithmétique. Les interruptions matérielles sont des évènements asynchrones déclenchés par la mise à 1 d une broche du processeur. Il y a 6 broches d interruption sur le MIPS, et elles sont masquables soit individuellement soit collectivement par sur le registre status. L interruption doit être maintenue par le périphérique tant qu elle n a pas été acquittée. Le registre pc prend la valeur 0x80000080, et les interruptions sont masquées. L instruction en cours d exécution lors d une interruption est achevée, puis le programme est dérouté. Le registre epc contient l adresse de l instruction qui suit l instruction durant laquelle l interruption a été levée. Il existe également deux interruptions logicielles, qui sont levées par la mise à 1 d un bit dans le registre cause, et donc le comportement est identique aux interruptions matérielles. Les exceptions sont des évènements synchrones liés à la mauvaise exécution d une instruction. Le registre pc prend la valeur 0x80000080 dans le cas général, ou 0x80000000 dans certain cas particulier liés à la gestion de la mémoire virtuelle. les interruptions sont masquées, et le registre epc contient l adresse de l instruction fautive, ce qui permet d émettre des diagnostiques. Si une des ces s à lieu dans une instruction qui suit un branchement, ce n est pas l adresse de l instruction qui est mise dans epc, mais celle du branchement, et le bit bd du registre cause est mis à 1. 2) Détail des registres liés aux exceptions autres que celles relatives à la gestion de la mémoire virtuelle Ces registres ne sont accessibles que par les instructions mfc0 et mtc0, qui elles mêmes ne sont utilisables qu en mode noyau. Les registres ci-dessous sont mis à jour lors d un déroutement. Les mécanismes à mettre en œuvre lorsque la gestion de la mémoire virtuelle est concernée sont complémentaires, et présentés dans la section suivante. MIPS R3000 jeu d instructions page - 7
Registre status($12 du coprocesseur 0, accessible en lecture/écriture) 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 CU 3CU 2CU 1CU 0 0 BEV 0 HIM 5HIM 4HIM 3HIM 2HIM 1HIM 0SIM 1SIM 0 0 KU oie oku pie pku cie c CU i coprocessor usable. Ces 4 bits sont des bits de présence des coprocesseurs. Le MIPSde base n en comporte qu un, CP0. D autres implantations peuvent en avoir jusqu à trois autres. Un bit à 1 indique que le coprocesseur est utilisable ; BEV bootstrap exception vector. Ce bit définit l adresse du gestionnaire d interruption. Les différents cas, en fonction de BEV et de la cause du déroutement sont tabulés ici. BEV cause adresse x reset 0xbfc00000 0!reset &&!TLB refill 0x80000080 0!reset && TLB refill 0x80000000 1!reset &&!TLB refill 0xbfc00180 1!reset && TLB refill 0xbfc00100 HIM i, SIM i hardware and software interrupt mask. Ces bits contrôlent individuellement le fait qu une certaine ligne d interruption puisse interrompre le processeur. Un et logique avec les bits d interruption en attente dans le registre cause permet au logiciel de connaître les interruptions actives. Un bit à 1 autorise l interruption ; KU kernet/user. Indique le mode d exécution. Un 0 indique le mode noyau, un 1 le mode utilisateur ; IE interrupt enable. Autorise ou inhibe toutes les interruptions. Un 0 masque les interruptions, un 1 les autorise. Lors d un déroutement, le registre status est modifié par le matériel. Les bits KU o et IE o sont perdus. Les bits KU p et IE p sont copiés dans KU o et IE o. Les bits KU c et IE c sont copiés dans KU p et IE p. Les bits KU c et IE c sont mis à zéro. Le suffixe indique donc le niveau d imbrication des déroutements : c signifie current, p previous et o old. L à peu près inverse est effectuée sur le registre status lors de l exécution de l instruction rfe : les bits KU p et IE p sont copiés dans KU c et IE c, et les bits KU o et IE o sont copiés dans KU p et IE p. Registre cause($13 du coprocesseur 0, accessible en lecture) 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 BD 0 CE 0 HIP 5HIP 4HIP 3HIP 2HIP 1HIP 0SIP 1SIP 0 0 EXCODE 0 BD branch delay. Ce bit est à 1 si l exception ou l interruption a été levée dans le delayed slot d un branchement ; CE coprocessor error. Indique le numéro du coprocesseur en erreur sur une exception de type CpU ; HIP i, SIP i hardware and software interrupt pending. Ces bits reflètent l état des lignes d interruption. Un et logique avec les bits de masque d interruption du registre status permet au logiciel de connaître les interruptions actives. Un 1 signifie que l interruption est présente sur la ligne ; EXCODE exception code. Code indiquant la raison pour laquelle le déroutement a eu lieu. La valeur du code sur 4 bits est donnée par la table 1. Registre epc($14 du coprocesseur 0, accessible en lecture) 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 EPC MIPS R3000 jeu d instructions page - 8
EPC exception program counter. Ce registre contient l adresse à laquelle doit reprendre l exécution après une interruption. Pour les exceptions, il contient soit l adresse de l instruction qui a causé l interruption, si le bit BD du registre cause est à zéro, soit l adresse du branchement qui précède immédiatement cette instruction si BD est à 1. Registre badvaddr($8 du coprocesseur 0, accessible en lecture) 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 BVA BVA bad virtual address. Ce registre contient l adresse à laquelle doit reprendre l exécution après une interruption. Pour les exceptions, il contient soit l adresse de l instruction qui a causé l interruption, si le bit BD du registre cause est à zéro, soit l adresse du branchement qui précède immédiatement cette instruction si BD est à 1. E) Gestion de la mémoire virtuelle La gestion de la mémoire virtuelle est intimement liée aux exceptions, car la possibilité d exécuter du code est directement lié à la présence physique des données et des instructions, et ne doit en rien être visible du programmeur d applications. Le chargement des pages doit donc être géré de manière transparente vis-à-vis du programme qui s exécute par le système d exploitation. L objectif de la mémoire virtuelle est de rendre disponible à un programme donné tout l espace adressable par le MIPS, même si la mémoire physique est d une part partagée par plusieurs programmes et d autre part de taille inférieure à 2 32 (ou 2 64 sur les machines 64 bits). Il y a donc 2 idées derrière la mémoire virtuelle : 1. pouvoir partager l espace mémoire physique entre divers processus sans qu ils se perturbent les uns les autres (c est la différence entre un process et un thread dans l acception Unixienne de ces termes) ; 2. rendre accessible la totalité de l espace adressable à un processus. Pour ce faire, a) la mémoire (physique ou virtuelle) est découpée en pages, b) chaque processus reçoit un identifiant unique parmi tous les processus connus du processeur, et c) le disque est utilisé pour sauver les pages de mémoire physique qui sont utilisées plusieurs fois à des dates différentes (qu elles appartiennent au même processus ou à différents processus). La traduction associe, à un instant t, une adresse (de page) physique à un couple (identifiant de processus, adresse (de page) virtuelle). Dans le MIPSR3000, les mécanismes nécessaires pour garantir la gestion cohérente de ces traductions (par ex., s il n y a plus de pages physiques libres, il faut en évincer une sur le disque (le swap) et la réaffecter temporairement à un nouveau couple ((identifiant de processus, adresse virtuelle)) reposent complètement sur le logiciel. Ces aspects seront étudiés dans le cours de Système d exploitation. Néanmoins, comme l exécution doit être transparente aux programmes applicatifs, le matériel doit détecter l absence d une page en mémoire physique et donner suffisamment d inion au système d exploitation pour effectuer sa gestion de manière cohérente. Pour ce faire, le MIPSR3000 possède une table de traduction (Translation Lookaside Buffer ou TLB) de 64 entrées de 64 bits. Cette table permet d associer une adresse de page physique à un couple (identifiant de processus, adresse virtuelle). Il se peut que, vu sa petite taille, la table ne contienne pas l inion nécessaire à la traduction. Dans ce cas une exception de type TLB refill (TLBL ou TLBS) est levée, et c est au MIPS R3000 jeu d instructions page - 9
système d exploitation d aller la mettre à jour. Notez que le système peut lui même avoir une des pages le concernant évincée, ce qui va lever un nouveau TLB refill durant la gestion du précédent TLB refill. Le support spécifique fourni par le MIPSdans ce cas est que l adresse du gestionnaire d exception est différente dans les 2 cas, car l écriture d un gestionnaire de rechargement réentrant n est simplement pas possible, puisque ce sont des variables globales qui sont utilisées. Format du couple (identifiant, adresse virtuelle) : 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ASID VPN OFFSET ASID address space identifier. L identifiant du processus dont il est question ici n est pas le process id obtenu par getpid (2), mais un nombre sur 6 bits (car log 2 64 = 6) calculé par le système d exploitation uniquement pour la gestion de la TLB ; VPN virtual page number. Ces 20 bits représentent le numéro de page virtuelle. Il y a donc 2 20, soit 1 Mega, pages virtuelles. Les 3 bits de poids fort de l adresse définissent le type de traduction à effectuer (voir la figure 3). Les adresses dans les segments kseg0 et kseg1 ne subissent pas la traduction d adresse standard. Une adresse a de kseg0 sera émise sur le bus comme a - Ox80000000, et une adresse a de kseg1 sera émise sur le bus comme a - Oxa0000000 ; OFFSET ces 12 bits représentent le déplacement dans la page sont passés sans modification sur le bus mémoire. La taille de la page est de 2 12, soit 4 Kilo. Les entrées de la TLB sont sur 64 bits, et correspondent à la concaténation des registres entryhi et entrylo. Ne sont donc ici décrit que ces 2 registres. Registre entryhi($10 du coprocesseur 0, accessible en lecture/écriture) : 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 VPN ASID 0 VPN virtual page number. Les 20 bits de poids fort de l adresse virtuelle ; ASID address space identifier. L identifiant du processus qui permet de savoir si deux adresses virtuelles identiques appartiennent à deux processus différents ou non. Registre entrylo($2 du coprocesseur 0, accessible en lecture/écriture) : 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 PFN N D V G 0 PFN page frame number. Les 20 bits de poids fort de l adresse physique. Si la traduction d adresse est valide, alors les bits de PFN sont substitué à ceux de VPN dans le cycle ; N non cachable. L accès mémoire se fait sans passer par le cache ; D dirty. Si ce bit est à 0, la page est protégée en écriture, et un accès en écriture dans la page lèvera l exception MOD. Ceci permet au système d exploitation de gérer des zones en lecture seulement (comme le code ou les constantes d un programme par exemple) ; V valid. Indique que l entrée dans la TLB est valide. Si ce bit est à zéro, une exception de type TLBS ou TLBL est levée ; G global. La translation d adresse se fait en ignorant purement et simplement le champs ASID lors de la traduction. Registre index($0 du coprocesseur 0, accessible en lecture/écriture) : 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 PF 0 INDEX 0 PF probe failure. Ce bit est mis à un si l instruction tlbp n a pas détecté d entrée valide dans la TLB ; MIPS R3000 jeu d instructions page - 10
INDEX index de l entrée de la TLB qui sera affectée par les instructions tlbr et tlbw. Registre random($1 du coprocesseur 0, accessible en lecture) : 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 0 RANDOM 0 Ensimag - Filières SLE/ISI RANDOM index de l entrée de la TLB qui sera affectée par l instruction tlbwr. Cet index est compris entre 8 et 63. Les 7 premiers index peuvent donc être réservés à des usages spécifiques par le système d exploitation. MIPS R3000 jeu d instructions page - 11
F) Instructions Une instruction MIPSest un mot de 32 bits. Il y a trois catégories (s) d instruction : 31 2625 2120 1615 1110 65 0 Format R : opcode rs rt rd sh func Format I : opcode rs rt imm16 Format J : opcode imm26 Dans ce qui suit, nous notons rd la valeur du champs rd, c est à dire un entier entre 0 et 31 car rd est codé sur 5 bits, et indiquons par $rd le registre indexé par ce champs. Si $rd est le membre de gauche d une affectation, alors nous en imposons la valeur, si il fait parti du membre de droite, nous en lisons la valeur. Nous ne pouvons en aucun cas modifier rd qui est une constante décidée lors de la compilation. Notons qu un registre source peut être le registre destination d une même instruction assembleur. Un opérande immédiat sera noté imm, et sa taille sera spécifié dans la de l instruction. Les instructions de saut prennent comme argument une étiquette, où label, qui est utilisée pour calculer l adresse de saut. Toutes les instructions modifient implicitement ou explicitement un registre non accessible du logiciel, le program counter noté $pc. Pour lever l ambiguïté liée aux calculs des sauts relatifs au $pc, nous noterons que l adresse de l instruction en cours d exécution est toujours égale à $pc 4, car $pc est incrémenté (pour passer à l instruction suivante) en même temps que l instruction à exécutée est chargée. Le $pc à droite d une affectation est donc toujours égal à l adresse de l instruction courante plus 4. Attention : le MIPS R3000 est un processeur pipeline tel que l instruction qui suit un branchement (relatif ou absolu) est toujours exécutée. On appel cet emplacement le delay slot et on dit que le branchement effectif est retardé d une instruction. Le résultat d une multiplication ou d une division est mis dans deux registres spéciaux, $hi pour les poids forts (multiplication) ou le reste (division), et $lo pour les poids faibles (multiplication) ou le quotien (division). add addi 31 26 25 21 20 16 15 11 10 6 5 0 000000 rs rt rd 00000 100000 Addition registre registre signée add $rd, $rs, $rt Les contenus des registres $rs et $rt sont ajoutés pour former un résultat sur 32 bits qui est placé dans le registre $rd. $rd $rs + $rt exception génération d une exception si dépassement de capacité. MIPS R3000 jeu d instructions page - 12
001000 rs rt imm16 Addition registre immédiat signée addi $rt, $rs, imm La valeur immédiate sur 16 bits subit une extension de signe, et est ajoutée au contenu du registre $rs pour former un résultat sur 32 bits qui est placé dans le registre $rt. Cette instruction est aussi utilisée pour faire une soustr en utilisant un immédiat dont le bit de poids (15) fort est à 1. $rt imm 16 15 imm 15...0 + $rs exception génération d une exception si dépassement de capacité. addiu 001001 rs rt imm16 Addition registre immédiat non-signée addiu $rt, $rs, imm La valeur immédiate sur 16 bits subit une extension de signe, et est ajoutée au contenu du registre $rs pour former un résultat sur 32 bits qui est placé dans le registre $rt. Cette instruction est aussi utilisée pour faire une soustr en utilisant un immédiat dont le bit de poids (15) fort est à 1. $rt imm 16 15 imm 15...0 + $rs addu and 31 26 25 21 20 16 15 11 10 6 5 0 000000 rs rt rd 00000 100001 Addition registre registre non-signée addu $rd, $rs, $rt Les contenus des registres $rs et $rt sont ajoutés pour former un résultat sur 32 bits qui est placé dans le registre $rd. $rd $rs + $rt MIPS R3000 jeu d instructions page - 13
31 26 25 21 20 16 15 11 10 6 5 0 000000 rs rt rd 00000 100100 Et bit-à-bit registre registre and $rd, $rs, $rt Un et bit-à-bit est effectué entre les contenus des registres $rs et $rt. Le résultat est placé dans le registre $rd. $rd $rs and $rd andi 001100 rs rt imm16 Et bit-à-bit registre immédiat andi $rt, $rs, imm La valeur immédiate sur 16 bits subit une extension de zéros. Un et bit-à-bit est effectué entre cette valeur étendue et le contenu du registre $rs pour former un résultat placé dans le registre $rt. beq $rt 0 16 imm and $rs 000100 rs rt imm16 Branchement si registre égal registre beq $rs, $rt, imm L adresse de branchement est la somme de l adresse de l instruction courante plus la valeur immédiate sur 16 bits, avec extension de signe, décalée à gauche de 2 bits. Le contenu des registres $rs et $rt sont comparés. S ils sont égaux, le programme saute à l adresse précédemment calculée. $addr $pc + imm 14 15 imm 02 $rs = $rt $pc $addr bgez 000001 rs 00001 imm16 MIPS R3000 jeu d instructions page - 14
Branchement si registre supérieur ou égal à zéro bgez $rs, imm L adresse de branchement est la somme de l adresse de l instruction courante plus la valeur immédiate sur 16 bits, avec extension de signe, décalée à gauche de 2 bits. Si le contenu du registre $rs a son bit de signe à zéro, le programme saute à l adresse précédemment calculée. $addr $pc + imm 14 15 imm 02 $rs 31 = 0 $pc $addr bgezal 000001 rs 10001 imm16 Branchement à une fonction si registre supérieur ou égal à zéro bgezal $rs, imm L adresse de branchement est la somme de l adresse de l instruction courante plus la valeur immédiate sur 16 bits, avec extension de signe, décalée à gauche de 2 bits. Inconditionnellement, l adresse de l instruction suivant le bgezal est sauvée dans le registre $31. Si le contenu du registre $rs à son bit de signe à zéro, le programme saute à l adresse précédemment calculée. $addr $pc + imm 14 15 imm 02 $31 $pc $rs 31 = 0 $pc $addr bgtz 000111 rs 00000 imm16 Branchement si registre strictement supérieur à zéro bgtz $rs, imm L adresse de branchement est la somme de l adresse de l instruction courante plus la valeur immédiate sur 16 bits, avec extension de signe, décalée à gauche de 2 bits. Si le contenu du registre $ri à son bit de signe à zéro et qu il ne vaut pas zéro, le programme saute à l adresse précédemment calculée. $addr $pc + imm 14 15 imm 02 $rs 31 = 0 $rs 0 $pc $addr MIPS R3000 jeu d instructions page - 15
blez 000110 rs 00000 imm16 Branchement si registre inférieur ou égal à zéro blez $rs, imm L adresse de branchement est la somme de l adresse de l instruction courante plus la valeur immédiate sur 16 bits, avec extension de signe, décalée à gauche de 2 bits. Si le contenu du registre $rs à son bit de signe à un et qu il ne vaut pas zéro, le programme saute à l adresse précédemment calculée. $addr $pc + imm 14 15 imm 02 $rs 31 = 1 $rs 0 $pc $addr bltz 000001 rs 00000 imm16 Branchement si registre strictement inférieur à zéro bltz $rs, imm L adresse de branchement est la somme de l adresse de l instruction courante plus la valeur immédiate sur 16 bits, avec extension de signe, décalée à gauche de 2 bits. Si le contenu du registre $rs à son bit de signe à zéro, le programme saute à l adresse précédemment calculée. $addr $pc + imm 14 15 imm 02 $rs 31 = 1 $pc $addr bltzal 000001 rs 10000 imm16 Branchement à une fonction si registre supérieur ou égal à zéro bltzal $rs, imm L adresse de branchement est la somme de l adresse de l instruction courante plus la valeur immédiate sur 16 bits, avec extension de signe, décalée à gauche de 2 bits. Inconditionnellement, l adresse de l instruction suivant le bgezal est sauvée dans le registre $31. Si le contenu du registre $rs à son bit de signe à un, le programme saute à l adresse précédemment calculée. MIPS R3000 jeu d instructions page - 16
bne $addr $pc + imm 14 15 imm 02 $31 $pc $rs 31 = 1 $pc $addr 000101 rs rt imm16 Branchement si registre différent de registre bne $rs, $rt, imm Ensimag - Filières SLE/ISI L adresse de branchement est la somme de l adresse de l instruction courante plus la valeur immédiate sur 16 bits, avec extension de signe, décalée à gauche de 2 bits. Le contenu des registres $rs et $rt sont comparés. S ils sont différents, le programme saute à l adresse précédemment calculée. $addr $pc + imm 14 15 imm 02 $rs $rt $pc $addr break div 31 26 25 6 5 0 000000 code 001101 Arrêt et saut à la routine d exception break code Un point d arrêt est detecté, et le programme saute à l adresse de la routine de gestion des exceptions. Le champs code est utilisable par le logiciel pour identifier le type de point d arrêt. pc 0x80000080 exception Déclenchement d une exception de type point d arrêt. 31 26 25 21 20 16 15 6 5 0 000000 rs rt 0000000000 011010 Division entière et reste signé registre registre div $rs, $rt MIPS R3000 jeu d instructions page - 17
Le contenu du registre $rs est divisé par le contenu du registre $rt, le contenu des deux registres étant considéré comme des nombres en complément à deux. Le résultat de la division est placé dans le registre spécial $lo, et le reste dans $hi. La division est une multicycles. $lo $rs $rt $hi $rs mod $rt divu j jal 31 26 25 21 20 16 15 6 5 0 000000 rs rt 0000000000 011011 Division entière et reste non-signé registre registre divu $rs, $rs Le contenu du registre $rs est divisé par le contenu du registre $rt, le contenu des deux registres étant considéré comme des nombres non signés. Le résultat de la division est placé dans le registre spécial $lo, et le reste dans $hi. $lo 0 $rs 0 $rt $hi 0 $rs mod 0 $rt 31 26 25 0 000010 imm26 Branchement inconditionnel immédiat j imm L adresse de saut est calculée à partir de la valeur immédiate sur 26 bits, décalée à gauche de 2 bits, en recopiant les bits 32 à 28 du $pc de l instruction courante. Le programme saute inconditionnellement à l adresse ainsi calculée. $pc $pc 31...28 imm 0 2 31 26 25 0 000011 imm26 Appel de fonction inconditionnel immédiat jal imm MIPS R3000 jeu d instructions page - 18
L adresse de saut est calculée à partir de la valeur immédiate sur 26 bits, décalée à gauche de 2 bits, en recopiant les bits 32 à 28 du $pc de l instruction courante. L adresse de l instruction suivant le jal est sauvée dans le registre $31. Le programme saute inconditionnellement à l adresse ainsi calculée. $31 $pc $pc $pc 31...28 imm 0 2 jalr jr lb 31 26 25 21 20 16 15 11 10 6 5 0 000000 rs 00000 rd 00000 001001 Appel de fonction inconditionnel registre jalr $rs ou jalr $rd, $rs Le programme saute à l adresse contenue dans le registre $rs. L adresse de l instruction suivant le jalr est sauvée dans le registre $rd. Si le registre $rd n est pas spécifié, alors l assembleur y mettra par défaut le registre $31. Attention, l adresse contenue dans le registre $rs doit être aligné sur une frontière de mots. $rd $pc $pc $rs 31 26 25 21 20 6 5 0 000000 rs 000000000000000 001000 Branchement inconditionnel registre jr $rs Le programme saute à l adresse contenue dans le registre $ri. Attention, cette adresse doit être aligné sur une frontière de mots. $pc $rs 100000 rs rt imm16 Lecture d un octet signé de la mémoire MIPS R3000 jeu d instructions page - 19
lb $rt, imm($rs) L adresse de chargement est la somme de la valeur immédiate sur 16 bits, avec extension de signe, et du contenu du registre $rs. Le contenu de cette adresse subit une extension de signe et est ensuite placé dans le registre $rt. $rt mem 1 [imm + $rs] 24 7 mem 1[imm + $rs] 7...0 exception lbu lh Adresse de chargement en segment noyau alors que le code tourne avec le bit utilisateur ; Mémoire inexistante à l adresse de chargement. 100100 rs rt imm16 Lecture d un octet non-signé de la mémoire lbu $rt, imm($rs) L adresse de chargement est la somme de la valeur immédiate sur 16 bits, avec extension de signe, et du contenu du registre $rs. Le contenu de cette adresse est étendu avec des zéro et est ensuite placé dans le registre $rt. $rt 0 24 mem 1 [imm + $rs] 7...0 Adresse de chargement en segment noyau alors que le code tourne avec le bit utilisateur ; Mémoire inexistante à l adresse de chargement. 100001 rs rt imm16 Lecture d un demi-mot signé de la mémoire lh $rt, imm($rs) L adresse de chargement est la somme de la valeur immédiate sur 16 bits, avec extension de signe, et du contenu du registre $rs. Le contenu de cette adresse subit une extension de signe et est ensuite placé dans le registre $rt. Attention, le bit de poids faible de l adresse résultante doit être à zéro. $rt mem 2 [imm + $rs] 16 15 mem 2[imm + $rs] 15...0 MIPS R3000 jeu d instructions page - 20
exceptions lhu Adresse non alignée sur une frontière de demi-mot. ; Adresse de chargement en segment noyau alors que le code tourne avec le bit utilisateur ; Mémoire inexistante à l adresse de chargement. 100101 rs rt imm16 Lecture d un demi-mot non-signé de la mémoire lhu $rt, imm($rs) L adresse de chargement est la somme de la valeur immédiate sur 16 bits, avec extension de signe, et du contenu du registre $rs. Le contenu de cette adresse est étendu avec des zéro et est ensuite placé dans le registre $rt. Attention, le bit de poids faible de l adresse résultante doit être à zéro. $rt 0 16 mem 2 [imm + $rs] 15...0 exceptions lui lw Adresse non alignée sur une frontière de demi-mot. ; Adresse de chargement en segment noyau alors que le code tourne avec le bit utilisateur ; Mémoire inexistante à l adresse de chargement. 001111 00000 rt imm16 Lecture d une constante dans les poids forts lui $rt, imm La constante immédiate de 16 bits est décalée de 16 bits à gauche, et est complétée de zéro. La valeur ainsi obtenue est placée dans $rt. $rt imm 0 16 100011 rs rt imm16 Lecture d un mot de la mémoire MIPS R3000 jeu d instructions page - 21
lw $rt, imm($rs) L adresse de chargement est la somme de la valeur immédiate sur 16 bits, avec extension de signe, et du contenu du registre $rs. Le contenu de cette adresse est placé dans le registre $rt. Attention, les deux bits de poids faible de l adresse résultante doivent être à zéro. $rt mem 4 [imm + $rs] exceptions mfc0 Adresse non alignée sur une frontière de mot ; Adresse de chargement en segment noyau alors que le code tourne avec le bit utilisateur ; Mémoire inexistante à l adresse de chargement. 31 26 25 21 20 16 15 11 10 0 010000 00000 rt rd 0000000000 Copie d un registre spécialisé dans d un registre général mfc0 $rt, $rd Le contenu du registre spécialisé $rd non directement accessible au programmeur est recopié dans le registre général $rt. Les registres possibles pour $rd sont ceux du coprocesseur 0 qui servent à la gestion des exceptions et interruptions. $rt copro 0 [$rd] exception mfhi Utilisation de l instruction en mode utilisateur. 31 26 25 16 15 11 10 6 5 0 000000 0000000000 rd 00000 010000 Copie le registre $hi dans un registre général mfhi $rd Le contenu du registre spécialisé $hi qui est mis à jour par l de multiplication ou de division est recopié dans le registre général $rd. $rd $hi MIPS R3000 jeu d instructions page - 22
mflo 31 26 25 16 15 11 10 6 5 0 000000 0000000000 rd 00000 010010 Copie le registre $lo dans un registre général mflo $rd Le contenu du registre spécialisé $lo qui est mis à jour par l de multiplication ou de division est recopié dans le registre général $rd. $rd $lo mtc0 31 26 25 21 20 16 15 11 10 0 010000 00100 rt rd 0000000000 Copie d un registre général dans un registre spécialisé mtc0 $rt, $rd Le contenu du registre général $rt est recopié dans le registre spécialisé $rd non directement accessible au programmeur. Ces registres sont ceux du coprocesseur 0 qui servent à la gestion des exceptions et interruptions. copro 0 [$rd] $rt mthi 31 26 25 21 20 6 5 0 000000 rs 000000000000000 010001 Copie d un registre général dans le registre $hi mthi $rs Le contenu du registre général $rs est recopié dans le registre spécialisé $hi. $hi $rs mtlo 31 26 25 21 20 6 5 0 000000 rs 000000000000000 010011 MIPS R3000 jeu d instructions page - 23
Copie d un registre général dans le registre $lo mtlo $rs Le contenu du registre général $rs est recopié dans le registre spécialisé $lo. $lo $rs mult 31 26 25 21 20 16 15 6 5 0 000000 rs rt 0000000000 001110 Multiplication signé registre registre mult $rs, $rt Le contenu du registre $rs est multiplié par le contenu du registre $rs, le contenu des deux registres étant considéré comme des nombres en complément à deux. Les 32 bits de poids fort du résultat sont placés dans le registre $hi, et les 32 bits de poids faible dans $lo. La multiplication est une multicycles. $lo ($rs $rt) 31...0 $hi ($rs $rt) 63...32 multu 31 26 25 21 20 16 15 6 5 0 000000 rs rt 0000000000 011000 Multiplication signé registre registre multu $rs, $rt Le contenu du registre $rs est multiplié par le contenu du registre $rt, le contenu des deux registres étant considéré comme des nombres non-signés. Les 32 bits de poids fort du résultat sont placés dans le registre $hi, et les 32 bits de poids faible dans $lo. La multiplication est une multicycles. nor $lo (0 $rs 0 $rt) 31...0 $hi (0 $rs 0 $rt) 63...32 31 26 25 21 20 16 15 11 10 6 5 0 000000 rs rt rd 000000 00000 100111 MIPS R3000 jeu d instructions page - 24
or ori rfe Non-ou bit-à-bit registre registre nor $rd, $rs, $rt Un non-ou bit-à-bit est effectué entre les contenus des registres $rs et $rt. Le résultat est placé dans le registre $rd. $rd $rs nor $rt 31 26 25 21 20 16 15 11 10 6 5 0 000000 rs rt rd 000000 00000 Ou bit-à-bit registre registre or $rd, $rs, $rt 100101 Un ou bit-à-bit est effectué entre les contenus des registres $rs et $rs. Le résultat est placé dans le registre $rd. $rd $rs or $rt 001101 rs rt imm16 Ou bit-à-bit registre immédiat ori $rt, $rs, imm La valeur immédiate sur 16 bits subit une extension de zéros. Un ou bit-à-bit est effectué entre cette valeur étendue et le contenu du registre $rs pour former un résultat placé dans le registre $rt. $rt (0 16 imm) or $rs 31 26 25 24 6 5 0 010000 1 00000000000000000000 010000 Restauration des bits d état en fin d exception rfe MIPS R3000 jeu d instructions page - 25
Recopie les anciennes valeurs des bits de masques d interruption et de mode (noyau ou utilisateur) du registre d état un des registres spécialisé à la valeur qu il avait avant l exécution du programme d exception courant. $sr $sr 31...4 $sr 5...2 sb exception Utilisation de l instruction en mode utilisateur. 101000 rs rt imm16 Écriture d un octet en mémoire sb $rt, imm($rs) L adresse d écriture est la somme de la valeur immédiate sur 16 bits, avec extension de signe, et du contenu du registre $rs. L octet de poids faible du registre $rt est écrit à l adresse ainsi calculée. mem 1 [imm + $rs] $rt 7...0 exceptions sh Adresse de chargement en segment noyau alors que le code tourne avec le bit utilisateur ; Mémoire inexistante à l adresse de chargement. 101001 rs rt imm16 Écriture d un demi-mot en mémoire sh $rt, imm($rs) L adresse d écriture est la somme de la valeur immédiate sur 16 bits, avec extension de signe, et du contenu du registre $rs. Les deux octets de poids faible du registre $rt sont écrit à l adresse ainsi calculée. Le bit de poids faible de cette adresse doit être à zéro. mem 2 [imm + $rs] $rt 15...0 exceptions Adresse non alignée sur une frontière de demi-mot ; MIPS R3000 jeu d instructions page - 26
sll Ensimag - Filières SLE/ISI Adresse de chargement en segment noyau alors que le code tourne avec le bit utilisateur ; Mémoire inexistante à l adresse de chargement. 31 26 25 21 20 16 15 11 10 6 5 0 000000 00000 rt rd shamt 000000 Décalage à gauche immédiat sll $rd, $rt, shamt Le registre $rt est décalé à gauche de la valeur immédiate codée sur 5 bits, des zéros étant introduits dans les bits de poids faibles. Le résultat est placé dans le registre $rd. $rd $rt 31 shamt...0 0 shamt sllv slt 31 26 25 21 20 16 15 11 10 6 5 0 000000 rs rt rd 00000 000100 Décalage à gauche registre sllv $rd, $rt, $rs Le registre $rt est décalé à gauche du nombre de bits spécifiés dans les 5 bits de poids faibles du registre $rs, des zéros étant introduits dans les bits de poids faibles. Le résultat est placé dans le registre $rr. $rd $rt 31 $rs4...0...0 0 $rs4...0 31 26 25 21 20 16 15 11 10 6 5 0 000000 rs rt rd 00000 101010 Comparaison signée registre registre slt $rd, $rs, $rt Le contenu du registre $rs est comparé au contenu du registre $rt, les deux valeurs étant considérées comme des quantités signées. Si la valeur contenue dans $rs est inférieure à celle contenue dans $rt, alors $rd prend la valeur un, sinon il prend la valeur zéro. $rs < $rt $rd 0 31 1 $rs $rt $rd 0 32 MIPS R3000 jeu d instructions page - 27
slti 001010 rs rt imm16 Comparaison signée registre immédiat slti $rt, $rs, imm Ensimag - Filières SLE/ISI Le contenu du registre $rs est comparé à la valeur immédiate sur 16 bits qui à subit une extension de signe. Les deux valeurs étant considérées comme des quantités signées, si la valeur contenue dans $rs est inférieure à celle de l immédiat étendu, alors $rt prend la valeur un, sinon il prend la valeur zéro. $rs < imm 16 sltiu $rs imm 16 15 15 imm $rt 031 1 imm $rt 032 001011 rs rt imm16 Comparaison non-signée registre immédiat sltiu $rt, $rs, imm Le contenu du registre $rs est comparé à la valeur immédiate sur 16 bits qui à subit une extension de signe. Les deux valeurs étant considérées comme des quantités non-signées, si la valeur contenue dans $rs est inférieur à celle de l immédiat étendu, alors $rt prend la valeur un, sinon il prend la valeur zéro. 0 $rs < 0 imm 16 sltu 0 $rs 0 imm 16 15 15 imm $rt 031 1 imm $rt 032 31 26 25 21 20 16 15 11 10 6 5 0 000000 rs rt rd 00000 101011 Comparaison non-signée registre registre sltu $rd, $rs, $rt Le contenu du registre $rs est comparé au contenu du registre $rt, les deux valeurs étant considérés comme des quantités non-signées. Si la valeur contenue dans $rs est inférieur à celle contenue dans $rt, alors $rd prend la valeur un, sinon il prend la valeur zéro. MIPS R3000 jeu d instructions page - 28
sra 0 $rs < 0 $rt $rd 0 31 1 0 $rs 0 $rt $rd 0 32 31 26 25 21 20 16 15 11 10 6 5 0 000000 00000 rt rd shamt 000011 Décalage à droite arithmétique immédiat sra $rd, $rt, shamt Ensimag - Filières SLE/ISI Le registre $rt est décalé à droite de la valeur immédiate codée sur 5 bits, le bit de signe du registre étant introduit dans les bits de poids fort. Le résultat est placé dans le registre $rd. $rd $rt imm 31 $rt 31...imm srav srl srlv 31 26 25 21 20 16 15 11 10 6 5 0 000000 rs rt rd 00000 000111 Décalage à droite arithmétique registre srav $rd, $rt, $rs Le registre $rt est décalé à droite du nombre de bits spécifiés dans les 5 bits de poids faible du registre $rs, le signe de $rt étant introduit dans les bits de poids fort ainsi libérés. Le résultat est placé dans le registre $rd. $rd $rt $rs4...0 31 $rt 31...$rs4...0...0 31 26 25 21 20 16 15 11 10 6 5 0 000000 00000 rt rd shamt 000010 Décalage à droite logique immédiat srl $rd, $rt, shamt Le registre $rt est décalé à droite de la valeur immédiate codée sur 5 bits, des zéros étant introduits dans les bits de poids fort. Le résultat est placé dans le registre $rd. $rd 0 imm $rt 31...imm MIPS R3000 jeu d instructions page - 29
31 26 25 21 20 16 15 11 10 6 5 0 000000 rs rt rd 00000 000110 Décalage à droite logique registre srlv $rd, $rs, $rt Ensimag - Filières SLE/ISI Le registre $rt est décalé à droite du nombre de bits spécifiés dans les 5 bits de poids faible du registre $rs, des zéros étant introduits dans les bits de poids fort ainsi libérés. Le résultat est placé dans le registre $rd. rd 0 $rs4...0 $rt 31...$rs4...0...0 sub 31 26 25 21 20 16 15 11 10 6 5 0 000000 rs rt rd 00000 100010 Soustr registre registre signée sub $rd, $rs, $rt Le contenu du registre $rt est soustrait du contenu du registre $rs pour former un résultat sur 32 bits qui est placé dans le registre $rd. $rd $rs $rt exception Dépassement de capacité. subu sw 31 26 25 21 20 16 15 11 10 6 5 0 000000 rs rt rd 00000 100011 Soustr registre registre non-signée subu $rd, $rs, $rt Le contenu du registre $rt est soustrait du contenu du registre $rs pour former un résultat sur 32 bits qui est placé dans le registre $rd. $rd $rs $rt 101011 rs rt imm16 MIPS R3000 jeu d instructions page - 30
Écriture d un mot en mémoire sw $rt, imm($rs) L adresse d écriture est la somme de la valeur immédiate sur 16 bits, avec extension de signe, et du contenu du registre $rs. Le contenu du registre $rt est écrit à l adresse ainsi calculée. Les deux bits de poids faible de cette adresse doivent être à zéro. mem 4 [imm + $rs] $rt exception Adresse non alignée sur une frontière de mot. syscall 31 26 25 6 5 0 000000 00000 00000 00000 00000 001100 Appel à une fonction du système (en mode noyau). syscall Un appel système est effectué, transférant immédiatement, et inconditionnellement le contrôle au gestionnaire d exception. Note : par convention, le numéro de l appel système, c.-à-d. le code de la fonction système à effectuer, est placé dans le registre $2. pc 0x80000080 exception Déclenchement d une exception de type appel système systématique. tlbp 31 26 25 24 6 5 0 010000 1 00000000000000000000 001000 Vérifie la présence d une entrée valide dans le tampon de traduction d adresse. tlbp Le contenu du registre $entryhi est comparé à l ensemble des entrées du tampon de traduction d adresses. Si une entrée correspond, alors l adresse de cette entrée est écrite dans le registre $index. Sinon, le bit de poids fort du registre $index est mis à 1. si i T LB[i] 63..44 = $entryhi 31..12 et (T LB[i] 8 ou T LB[i] 43..38 = $entryhi 11..6 ) alors $index = 0 18 i 5..0 0 8 sinon $index = 1 0 31 MIPS R3000 jeu d instructions page - 31
exception Utilisation en mode utilisateur. tlbr 31 26 25 24 6 5 0 010000 1 00000000000000000000 000001 Lit l entrée du tampon de traduction d adresses dont l index est précisé par le registre $index du coprocesseur 0. tlbr Cette instruction charge les registres $entryhi et $entrylo avec le contenu du tampon de traduction d adresse indicé le registre $index. $entryhi T LB[$index 13..8 ] 63..32 $entrylo T LB[$index 13..8 ] 31..0 exception Utilisation en mode utilisateur. tlbwi 31 26 25 24 6 5 0 010000 1 00000000000000000000 000010 Écrit l entrée du tampon de traduction d adresses dont l index est précisé par le registre $index du coprocesseur 0. tlbwi Le contenu de la case indexée par le registre d index du tampon de traduction d adresse est écrasé par les valeurs contenues dans les registres $entryhi et $entrylo du coprocesseur 0. Ceci permet de modifier une entrée dans le tampon pour un processus en cours d exécution, ou d évincer les inions de traduction d un processus dont on sait qu il va être peu utile dans le futur proche. T LB[$index 13..8 ] $entryhi $entrylo exception Utilisation en mode utilisateur. tlbwr 31 26 25 24 6 5 0 010000 1 00000000000000000000 000110 Écrit l entrée du tampon de traduction d adresses dont l index est précisé par le registre $random du coprocesseur 0. MIPS R3000 jeu d instructions page - 32
xor tlbwr Le contenu de la case indexée par le registre d index du tampon de traduction d adresse est écrasé par les valeurs contenues dans les registres $entryhi et $entrylo du coprocesseur 0. Ceci permet de créer une entrée dans le tampon pour un processus en cours d exécution. T LB[$random 13..8 ] $entryhi $entrylo exception Utilisation en mode utilisateur. 31 26 25 21 20 16 15 11 10 6 5 0 000000 rs rt rd 000000 00000 Ou-exclusif bit-à-bit registre registre xor $rd, $rs, $rt 100110 Un ou-exclusif bit-à-bit est effectué entre les contenus des registres $rs et $rt. Le résultat est placé dans le registre $rd. $rd $rs xor $rt xori 001110 rs rt imm16 Ou-exclusif bit-à-bit registre immédiat xori $rt, $rs, imm La valeur immédiate sur 16 bits subit une extension de zéros. Un ou-exclusif bit-à-bit est effectué entre cette valeur étendue et le contenu du registre $rs pour former un résultat placé dans le registre $rt. $rt 0 16 imm xor $rs MIPS R3000 jeu d instructions page - 33
G) Encodage des instructions Les tables suivantes présentent sous forme compacte le codage des différentes instructions. 31...29 5...3 20...19 25...24 5...3 Champ opcode 28...26 000 001 010 011 100 101 110 111 000 special regimm j jal beq bne blez bgtz 001 addi addiu slti sltiu andi ori xori lui 010 cop0 - - - - - - - 011 - - - - - - - - 100 lb lh - lw lbu lhu - - 101 sb sh - sw - - - - 110 - - - - - - - - 111 - - - - - - - - Champ func, lorsque l opcode vaut special. 2...0 000 001 010 011 100 101 110 111 000 sll - srl sra sllv - srlv srav 001 jr jalr - - syscall break - - 010 mfhi mthi mflo mtlo - - - - 011 mult multu div divu - - - - 100 add addu sub subu and or xor nor 101 - - slt sltu - - - - 110 - - - - - - - - 111 - - - - - - - - Champ rt, lorsque l opcode vaut regimm. 18...16 000 001 010 011 100 101 110 111 00 bltz bgez - - - - - - 01 - - - - - - - - 10 bltzal bgezal - - - - - - 11 - - - - - - - - Champ rs, lorsque l opcode vaut cop0. 23...21 000 001 010 011 100 101 110 111 00 mfc0 - - - mtc0 - - - 01 - - - - - - - - 10 - - - - - - - - 11 - - - - - - - - Champ func, lorsque l opcode vaut cop0. 2...0 000 001 010 011 100 101 110 111 000 - tlbr tlbwi - - - tlbwr - 001 tlbp - - - - - - - 010 rfe - - - - - - - 011 - - - - - - - - 100 - - - - - - - - 101 - - - - - - - - 110 - - - - - - - - 111 - - - - - - - - MIPS R3000 jeu d instructions page - 34