Architecture des ordinateurs Licence Informatique - Université de Provence Jean-Marc Talbot Circuits séquentiels jtalbot@cmi.univ-mrs.fr L3 Informatique - Université de Provence () Architecture des ordinateurs 87 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 88 / 123 Circuits séquentiels Bascule ans un circuit séquentiel, les valeurs de sorties dépendent à la fois des valeurs des entrées des valeurs antérieurs de (certaines) sorties étro-action croisée entre les sorties 1 et 2. Le temps est un paramètre dans les circuits séquentiels Ils permettent de stocker une information au cours du temps et sont donc l élément principal des mémoires En coupant cette rétro-action, orties en fonction des entrées : 1 = 2 + 2 = 1 + L3 Informatique - Université de Provence () Architecture des ordinateurs 89 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 90 / 123
Bascule : états stables Bascule : = 0, = 1 1 = 2 + 2 = 1 + elon les valeurs de et 1 = 2 + 2 = 1 + = 0 et = 1, on a alors Le circuit est dans un état stable lorsque (pour, inchangées) 1 = 1 et 2 = 2 upposons : la bascule stable à l instant t les sorties 1 et 2 valent respectivement 1 t et 2 t à ce même instant t. Les valeurs à l instant t + 1 sont obtenues lorsque le système est stable (pour les sorties et des valeurs constantes de et ). t + ε t + 2ε t + 3ε 1 t 2 1 1 2 0 0 0 On met 1 à 1 (et) 1 = 2 + 0 = 2 2 = 1 + 1 = 0 t+1 1 = 1 et t+1 2 = 0 L3 Informatique - Université de Provence () Architecture des ordinateurs 91 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 92 / 123 Bascule : = 1, = 0 elon les valeurs de et Bascule : = = 0 Pour = 0, = 1 et = 1, = 0, les sorties vérifient 1 = 2 1 = 2 + 2 = 1 + = 1 et = 0, on a alors = = 0, on a alors 1 0 0 0 2 t 1 1 1 1 = 2 + 1 = 0 2 = 1 + 0 = 1 t+1 1 = 0 et t+1 2 = 1 1 t 2 t 1 t 2... 2 t 1 t 2 t 1... 1 = 2 + 0 = 2 2 = 1 + 0 = 1 On met 1 à 0 (eset) i 1 t = t 2 alors on a un état stable. t+1 1 = 1 t et t+1 2 = 2 t (On mémorise) L3 Informatique - Université de Provence () Architecture des ordinateurs 93 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 94 / 123
Bascule : exemple Lorsque = 0, = 1 le circuit est mis à 1 Lorsque = 1, = 0 le circuit est mis à 0 Lorsque = 0, = 0 le circuit restitue la valeur mémorisée Bascule : = = 1 i = = 1 alors 1 = 2 + 1 2 = 1 + 1 on obtient un état stable t+1 1 = 0 et t+1 2 = 0 Cependant, repasser à = = 0 rend le circuit instable 1 0 1 0... 2 0 1 0... 1 Pour = = 1, on considère que le circuit est dans un état indéfini. t t L3 Informatique - Université de Provence () Architecture des ordinateurs 95 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 96 / 123 Bascule : le circuit Bascule : le circuit ans un fonctionnement normal de la bascule, 1 et 2 sont complémentaires. Ainsi, on note 1, et 2,. W On considére donc le fonctionnement du circuit uniquement pour une sortie. t+1 0 0 t 0 1 0 1 0 1 1 1 indéfini uand W = 1 alors la sortie de la bascule vaut et cette valeur est mémorisée uand W = 0 alors la bascule reste dans le même état et la sortie vaut la dernière valeur mémorisée. = ata W = Write L3 Informatique - Université de Provence () Architecture des ordinateurs 97 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 98 / 123
Bascule (II) orloge (I) uand W = 0 alors = = 0 la bascule restitue la valeur mémorisée uand W = 1 alors W t+1 0 0 t 1 0 t 0 1 0 1 1 1 si = 1 alors = 0, = 1. la bascule fait et si = 0 alors = 1, = 0. la bascule fait eset Les circuits précédents sont dit asynchrone : leur sorties évoluent dès que les entrées changent. Il n y a pas de contrôle sur les instants où entrées et sorties changent. Ceci est bien-sûr problématique si les différentes valeurs d entrée ne sont pas toutes disponibles en même temps. On opère alors à une synchronisation qui s effectue à l aide d un signal impulsionnel de fréquence fixe appelé signal d horloge. Pour les circuits synchrones, les sorties évoluent selon les entrées mais seulement au signal de l horloge. L3 Informatique - Université de Provence () Architecture des ordinateurs 99 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 100 / 123 orloge (II) Bascule synchrone (I) front montant front descendant période fréquence = 1 période uand = 0 alors le circuit restitue sur la valeur mémorisée uand = 1 alors le circuit se comporte comme une bascule (asynchrone). L3 Informatique - Université de Provence () Architecture des ordinateurs 101 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 102 / 123
Bascule synchrone (II) Bascule synchrone (II) uand = 0 alors = = 0 uand = 1 alors = et = t t L3 Informatique - Université de Provence () Architecture des ordinateurs 103 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 104 / 123 Bascules déclenchées par niveau d horloge Bascules déclenchées sur front d horloge (I) Pour certaines bascules, ce n est pas la position haute de l horloge (niveau d horloge) qui les active mais le passage du niveau bas au niveau haut du signal d horloge (ou inversement). On parle de bascules déclenchés par front d horloge : sur front montant quand l horloge est mise de 0 à 1. sur front descendant quand l horloge est mise de 1 à 0. La bascule de gauche se déclenche sur le niveau haut de l horloge tandis que celle de droite se déclenche sur le niveau bas. uand la bascule n est pas déclenchée, on dit qu elle est verrouillée. Le front active la bascule et les entrées sont prises en compte, le reste de la période la bascule est verrouillé. Le déclenchement sur front permet de mieux contrôler l instant des actions. L3 Informatique - Université de Provence () Architecture des ordinateurs 105 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 106 / 123
Bascules déclenchées sur front d horloge (II) Bascules à déclenchement sur front d horloge (I) Pourquoi? i on souhaite mémoriser de l information à des instants très précis, il faut une horloge avec une impulsion la plus courte possible. Mais : difficultés technologiques de concevoir de telles horloges La bascule de gauche se déclenche sur front montant ( droite sur front descendant ( ). Pour la bascule à déclenchement sur front montant : t+1 0 t 1 t 0 0 1 1 ) et celle de L3 Informatique - Université de Provence () Architecture des ordinateurs 107 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 108 / 123 Bascules à déclenchement sur front d horloge (II) Bascules en maître-esclave Bascules à déclenchement sur front d horloge (III) Maître bascule Esclave C bascule L entrée de la bascule Esclave est reliée à la sortie de la bascule Maître. C emarque : Les entrées des horloges des bascules maître et esclave sont inversées. Ainsi, la modification de l entrée n a aucune incidence sur la sortie lors d une phase stable de l horloge (0 ou 1). Les points importants du fonctionnement de la bascule L entrée et la sortie ne sont jamais en contact direct (l information ne peut aller directement de à ). Cela est du à l inverseur sur l entrée d horloge du maître qui a un temps de basculement inférieur aux autres portes du circuit. Toute modification sur la sortie du Maître se répercute sur l Esclave : le Maître asservie l Esclave. L3 Informatique - Université de Provence () Architecture des ordinateurs 109 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 110 / 123
Bascules à déclenchement sur front d horloge (IV) Bascules à déclenchement sur front d horloge (V) Avant t : C = 1 et C = 0 la donnée est transférée par le Maître sur sa sortie L esclave est inactif donc la sortie reste inchangée A l instant t : on considère C = C = 0 le Maître devient inactif et l Esclave le reste l information sur l entrée juste avant t est présente en et mémorisée par la bascule (puisque C est passé de 1 à 0). la sortie reste inchangée. L3 Informatique - Université de Provence () Architecture des ordinateurs 111 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 112 / 123 Bascules à déclenchement sur front d horloge (VI) Bascules à déclenchement sur front d horloge (VII) Juste après t : C = 0 et C = 1 le Maître est inactif et l Esclave devient actif l information sur l entrée (donc celle de ) passe sur la sortie. Le transfert de la donnée en vers la sortie a bien été effectué sur le front de l horloge (en t + ε) e l instant t à t : ien ne change pour puisque C = 0 et C = 1 L3 Informatique - Université de Provence () Architecture des ordinateurs 113 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 114 / 123
Bascules à déclenchement sur front d horloge (VIII) Bascules à déclenchement sur front d horloge (IX) A l instant t : C = C = 0 l Esclave devient inactif et le Maître le reste les sorties et sont inchangées Après l instant t : C = 1 et C = 0 le Maître devient actif, l Esclave reste inactif l entrée est recopié sur la sortie mais la sortie reste identique L3 Informatique - Université de Provence () Architecture des ordinateurs 115 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 116 / 123 En réalité... (I) En réalité, le temps de passage de 0 à 1 (ou inversement) des signaux n est pas nul. En réalité... (II) Il est important que le maître et l esclave ne soient jamais actifs en même temps ; ceci est réalisé ici car l inverseur sur l entrée d horloge du maître a un temps de basculement inférieur aux autres portes du circuit. euil basculement autre porte euil basculement porte non C On utilise ce temps de front suffisament bref pour effectuer la mémorisation. C t1 t2 t3 t4 L3 Informatique - Université de Provence () Architecture des ordinateurs 117 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 118 / 123
Forçage des bascules Vu à la télé... ur les bascules (synchrones), il existe généralement une ou deux entrées supplémentaires PEET, CLEA qui indépendamment de l horloge PEET : force la sortie à 1 CLEA : force la sortie à 0 CLEA t+1 1 0 0 0 t 0 1 t 0 0 0 0 1 1 Ceci est utilisé notamment pour l initialisation de la bascule lors de sa mise sous tension (garantie d un état initialement stable). 74L279 Low power chottky IC. uad set-reset latches. 16 pin IP L3 Informatique - Université de Provence () Architecture des ordinateurs 119 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 120 / 123 Bascules et réalisation Autres types de Bascules Bascule T Bascule JK, JKME egistre 4 bits (Parallel In - Parallel Out) éalisation : registre 1-bit = 1 bascule (ou ) registre n-bits = n bascules (ou ) en parallèle registre 4 bits éalisations egistres, registres à décalage Compteurs Mémoire ignaux : W (écriture) (lecture) L3 Informatique - Université de Provence () Architecture des ordinateurs 121 / 123 L3 Informatique - Université de Provence () Architecture des ordinateurs 122 / 123
Buffer (ou porte) 3 états ans les circuits jusqu à maintenant, on a considéré 2 états (0 et 1) ; ils correspondent à des états d un circuit connecté. Il existe un autre état, l état haute impédance (état Z) qui correspond à une déconnection de la liaison. Enable Entrée ortie 0 0 Z 0 1 Z 1 0 0 1 1 1 L3 Informatique - Université de Provence () Architecture des ordinateurs 123 / 123