Architecture Logicielle et matérielle ours 4 : unités de mémoire, circuits séquentiels D après les transparents de N. Louvet (univ Lyon1) Laure Gonnord http://laure.gonnord.org/pro/teaching/ Laure.Gonnord@univ-lyon1.fr Licence d info - Université Lyon 1 - FST
Plan 1 Retour sur le Modèle de Van Neuman 2 Retour rapide sur les circuits séquentiels 3 ircuits élémentaires de mémorisation : les bascules Bascule RS Verrou (latch) Bascule (flip-flop) Registres 4 Banc de registres 5 Généralités sur la RAM Mémoire SRAM Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 2 / 46
Retour sur le Modèle de Van Neuman 1 Retour sur le Modèle de Van Neuman 2 Retour rapide sur les circuits séquentiels 3 ircuits élémentaires de mémorisation : les bascules 4 Banc de registres 5 Généralités sur la RAM Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 3 / 46
Retour sur le Modèle de Van Neuman Rappels une mémoire centrale, qui contient le programme et les données ; une unité centrale de traitement (UT), qui exécute un programme contenu en mémoire centrale ; une (ou plusieurs) unité(s) d entrée-sortie permettant l échange d informations avec l environnement de l UT. Un système d interconnexion permet l interaction entre ces unités. Unité d entrée/sortie Unité centrale de traitement Mémoire centrale Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 4 / 46
Retour sur le Modèle de Van Neuman Mémoire centrale aractéristiques de la mémoire centrale : mémoire vive : infos écrites/lues par l UT sont perdues lors de la mise hors tension de l ordinateur. mémoire RAM (Random Access Memory) : cases à adresse unique, écrite/lue en temps constant l UT peut lire et écrire n importe où dans la mémoire (à n importe quelle adresse), dans un ordre quelconque. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 5 / 46
Retour sur le Modèle de Van Neuman Objectif onstruction d une mémoire : On a besoin de composants capables d enregistrer des valeurs et de les restituer. On va construire deux types de mémoires : registres, RAM. Pour cela on a besoin de la notion de circuit séquentiel. Attention On ne va toujours pas regarder comment les programmes sont stockés en mémoire. On ne va pas regarder la hierarchie mémoire (mémoire cache). es notions seront vues plus tard. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 6 / 46
Retour rapide sur les circuits séquentiels 1 Retour sur le Modèle de Van Neuman 2 Retour rapide sur les circuits séquentiels 3 ircuits élémentaires de mémorisation : les bascules 4 Banc de registres 5 Généralités sur la RAM Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 7 / 46
Retour rapide sur les circuits séquentiels Délai d un circuit logique Remarques : Jusqu à présent nous avons considéré qu un circuit combinatoire calcule instantanément. Mais chaque porte logique possède un délai. Il y a des méthodes pour calculer des délais d un circuit combinatoire, que nous n exposerons pas ici. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 8 / 46
Retour rapide sur les circuits séquentiels Notion de temps Dans ce chapitre : Un nouveau type de circuit pour lequels la notion de chronologie est importante circuit séquentiel Utilisés pour la mémorisation : registres, mémoire RAM. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 9 / 46
Retour rapide sur les circuits séquentiels Outil : horloge Une horloge est un circuit qui émet un signal créneau périodique, dont les valeurs extrêmes correspondent au niveau et au niveau 1. niveau un cycle temps e signal permet de synchroniser des événements, soit sur le front montant, (ici) soit sur le front descendant. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 1 / 46
ircuits élémentaires de mémorisation : les bascules 1 Retour sur le Modèle de Van Neuman 2 Retour rapide sur les circuits séquentiels 3 ircuits élémentaires de mémorisation : les bascules Bascule RS Verrou (latch) Bascule (flip-flop) Registres 4 Banc de registres 5 Généralités sur la RAM Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 11 / 46
ircuits élémentaires de mémorisation : les bascules Idée générale L idée de base vient du fait que l on sait concevoir des circuits ressemblant au circuit suivant (qui n est pas un circuit combinatoire bien formé) : e circuit présente deux états stables : 1 1 1 1 Le tout est de savoir comment passer d un état à un autre... Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 12 / 46
ircuits élémentaires de mémorisation : les bascules Bascule RS 1 Retour sur le Modèle de Van Neuman 2 Retour rapide sur les circuits séquentiels 3 ircuits élémentaires de mémorisation : les bascules Bascule RS Verrou (latch) Bascule (flip-flop) Registres 4 Banc de registres 5 Généralités sur la RAM Mémoire SRAM Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 13 / 46
ircuits élémentaires de mémorisation : les bascules Bascule RS Bascule RS Pour pouvoir passer d un état à un autre, on utilise le type de montage suivant : S R e circuit est appelé bascule RS Il possède deux entrées : Deux entrées S pour set, R pour reset Deux sorties complémentaires et. Valeur de sortie : fonctions de S, R et valeurs précédentes. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 14 / 46
ircuits élémentaires de mémorisation : les bascules Bascule RS Bascule RS : fonctionnement S R + S R 1 1 1 x On va énumérer tous les cas possibles : On fixe S, R et. + =état suivant de, i.e., le prochain état stable de. indique qu un signal passe momentanément à 1. Pour mémoire : NOR(a, b) = 1 ssi a = b =. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 15 / 46
ircuits élémentaires de mémorisation : les bascules Bascule RS Bascule RS : fonctionnement S R 1 + S R 1 état stable 1 1 1 x Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 15 / 46
ircuits élémentaires de mémorisation : les bascules Bascule RS Bascule RS : fonctionnement S R 1 1 + S R état stable 1 1 état stable 1 1 1 x La bascule présente deux états stables : =, = 1. uand R = S =, et ne peuvent pas prendre la même valeur : si, les portes NOR retournent 1 : impossible. si 1, les portes NOR retournent : impossible. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 15 / 46
ircuits élémentaires de mémorisation : les bascules Bascule RS Bascule RS : fonctionnement S R 1 1 1 1 1 + S R état stable 1 1 état stable 1 1 1 set 1 x Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 15 / 46
ircuits élémentaires de mémorisation : les bascules Bascule RS Bascule RS : fonctionnement S R 1 1 1 + S R état stable 1 1 état stable 1 1 1 1 set set 1 x Si S prend momentanément la valeur 1, la bascule prend l état = 1. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 15 / 46
ircuits élémentaires de mémorisation : les bascules Bascule RS Bascule RS : fonctionnement S R + S R 1 état stable 1 1 état stable 1 1 set 1 1 set 1 1 1 x Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 15 / 46
ircuits élémentaires de mémorisation : les bascules Bascule RS Bascule RS : fonctionnement S R + S R 1 état stable 1 1 1 état stable 1 1 set 1 1 set 1 1 1 reset 1 reset x Si R prend momentanément la valeur 1, la bascule prend l état =. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 15 / 46
ircuits élémentaires de mémorisation : les bascules Bascule RS Bascule RS : fonctionnement S R 1 1 + S R état stable 1 1 état stable 1 1 set 1 1 set 1 x? reset reset indéterminé uand R=S=1, le seul état stable possible est = =. Dès que l un des deux signaux R ou S retombe à, la bascule retombe dans un état stable : lequel? Dans ce cas, on ne sait pas conclure ; la situation devra être évitée. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 15 / 46
ircuits élémentaires de mémorisation : les bascules Bascule RS Bascule RS, à connaître S R En résumé : si S (Set) prend momentanément la valeur 1, alors =1 ; si R (Reset) passe momentanément à 1, alors = ; distingue qui a été activé pour la dernière fois! Mémorisation d un bit! Reste à régler R = S =... Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 16 / 46
ircuits élémentaires de mémorisation : les bascules Verrou (latch) 1 Retour sur le Modèle de Van Neuman 2 Retour rapide sur les circuits séquentiels 3 ircuits élémentaires de mémorisation : les bascules Bascule RS Verrou (latch) Bascule (flip-flop) Registres 4 Banc de registres 5 Généralités sur la RAM Mémoire SRAM Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 17 / 46
ircuits élémentaires de mémorisation : les bascules Verrou (latch) Verrou (latch) On interdit la possibilité du S = R = 1, et on ajoute un signal de commande : D verrou commandé par le signal : si D=1 et =1, la bascule passe à l état =1, si D= et =1, la bascule passe à l état =, quand =, le verrou ne peut plus changer d état. Lorsque est activé, la valeur D est stockée : mémoire 1 bit. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 18 / 46
ircuits élémentaires de mémorisation : les bascules Verrou (latch) Verrou (latch) - suite e verrou stocke D lorsque est à son niveau haut. Souvent est un signal d horloge : on dit qu il s agit d un verrou régi par le niveau haut de l horloge. D signaux temps cycle 1 cycle 2 cycle 3 cycle 4 cycle 5 (Il existe aussi des verrous régis par le niveau bas de l horloge.) Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 19 / 46
ircuits élémentaires de mémorisation : les bascules Verrou (latch) Verrous logisim Démo! Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 2 / 46
ircuits élémentaires de mémorisation : les bascules Bascule (flip-flop) 1 Retour sur le Modèle de Van Neuman 2 Retour rapide sur les circuits séquentiels 3 ircuits élémentaires de mémorisation : les bascules Bascule RS Verrou (latch) Bascule (flip-flop) Registres 4 Banc de registres 5 Généralités sur la RAM Mémoire SRAM Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 21 / 46
ircuits élémentaires de mémorisation : les bascules Bascule (flip-flop) Bascule (flip-flop) On veut : Mémoriser à la fin d un cycle garder le bit obtenu pendant tout le cycle suivant. Bascule régie par le front montant de l horloge : signaux D D d d1 d2 d3 d d1 d2 d3 H H temps cycle cycle 1 cycle 2 cycle 3 cycle 4 (démo logisim) Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 22 / 46
ircuits élémentaires de mémorisation : les bascules Bascule (flip-flop) onstruction d une bascule front montant On place en série deux verrous, niveau bas puis haut. (laissé en exercice) E D verrou niveau bas I D verrou niveau haut S H hronogramme : signaux E d d1 d2 d3 I S d d1 d2 d3 d d1 d2 d3 H temps cycle cycle 1 cycle 2 cycle 3 cycle 4 Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 23 / 46
ircuits élémentaires de mémorisation : les bascules Bascule (flip-flop) Pour info Il y a d autres bascules classiques, dont les caractéristiques se trouvent facilement. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 24 / 46
ircuits élémentaires de mémorisation : les bascules Registres 1 Retour sur le Modèle de Van Neuman 2 Retour rapide sur les circuits séquentiels 3 ircuits élémentaires de mémorisation : les bascules Bascule RS Verrou (latch) Bascule (flip-flop) Registres 4 Banc de registres 5 Généralités sur la RAM Mémoire SRAM Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 25 / 46
ircuits élémentaires de mémorisation : les bascules Registres Registres Objectif : stocker des valeurs n bits dans le temps en utilisant des bascules à front montant dont on rappelle le chronogramme : D signaux temps cycle 1 cycle 2 cycle 3 cycle 4 cycle 5 (enregistrement de la valeur à fin de cycle) Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 26 / 46
ircuits élémentaires de mémorisation : les bascules Registres Registre 8 bits Solution : monter des flip-flops en parallèle, en les connectant au même signal d horloge : E7 E6 E5 E4 E3 E2 E1 E D D D D D D D D flip flop flip flop flip flop flip flop flip flop flip flop flip flop flip flop S7 S6 S5 S4 S3 S2 S1 S signaux E data1 data2 data3 data4 data5 S data data1 data2 data3 data4 temps cycle 1 cycle 2 cycle 3 cycle 4 cycle 5 A chaque fin de cycle, l entrée E (8bits) est stockée et est disponible au cycle suivant. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 27 / 46
ircuits élémentaires de mémorisation : les bascules Registres Persistance des données Pour mémoriser une donnée sur plusieurs cycles, on ajoute un signal W : E7 E6 E5 E4 E3 E2 E1 E D D D D flip flop flip flop flip flop flip flop D D D D flip flop flip flop flip flop flip flop W S7 S6 S5 S4 S3 S2 S1 S signaux E data1 data2 data3 data4 S data data1 data2 data3 W temps cycle 1 cycle 2 cycle 3 cycle 4 cycle 5 Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 28 / 46
Banc de registres 1 Retour sur le Modèle de Van Neuman 2 Retour rapide sur les circuits séquentiels 3 ircuits élémentaires de mémorisation : les bascules 4 Banc de registres 5 Généralités sur la RAM Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 29 / 46
Banc de registres Banc de registres - spécification. Un banc de registre ou register file est un circuit qui regroupe un ensemble de registres, chacun identifié par un numéro : chacun peut être lu ou écrit. Pour les lectures : le banc prend en entrée un certain nombre de numéros de registres #rrx, un nombre identique de ports de lecture rdatax en sortie. Le banc de registre maintient en permanence sur son port de lecture rdatax la donnée contenue dans le registre dont l indice est spécifié sur l entrée #rrx. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 3 / 46
Banc de registres Banc de registres - spec : 2/2 Pour les écritures sur le front montant de l horloge, le banc présente en entrée un numéro de registre #rw et un port d écriture wdata, un signal d horloge et un signal d écriture write. Si sur un front montant de l horloge le signal write est activé, la donnée présente sur le port d écriture wdata est placée dans le registre #rw. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 31 / 46
Banc de registres Banc de registre, dessin Voici par exemple un banc de 8 registres 8 bits, avec deux ports de lecture : #rra 3 #rrb 3 8 registres 8 bits 8 rdataa #rw 3 wdata 8 write 1 8 rdatab 1 Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 32 / 46
Banc de registres Banc de registre, implémentation. 8 registres 8 bits ; 2 multiplexeurs 64 vers 8 pour sélectionner parmi les registres : rdataa en fonction de #rra, rdatab en fonction de #rrb. un décodeur 3 vers 8 pour adresser le registre à écrire d après #rw. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 33 / 46
Banc de registres Banc de registre, implémentation 2/2 #rra #rrb 3 3 décodeur 3 vers 8 register register 1 register 2 register 3 register 4 8 8 8 8 8 mux 64 vers 8 8 rdataa #rw wdata 3 8 register 5 register 6 register 7 8 8 8 mux 64 vers 8 8 rdatab 1 1 write Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 34 / 46
Banc de registres Lecture et écriture dans le même cycle uestion : ue se passe-t-il si le même registre est lu et écrit durant un cycle d horloge? ie, à la fin d un cycle : le signal write est activé avec #rw = i, et #rra = i ou #rrb = i? Solution : écriture uniquement sur FM > registre lu == valeur écrite précédente. la valeur écrite sera dispo au cycle suivant. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 35 / 46
Généralités sur la RAM 1 Retour sur le Modèle de Van Neuman 2 Retour rapide sur les circuits séquentiels 3 ircuits élémentaires de mémorisation : les bascules 4 Banc de registres 5 Généralités sur la RAM Mémoire SRAM Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 36 / 46
Généralités sur la RAM Généralités sur la RAM Les registres et les bancs de registres fournissent les éléments de base pour la construction de petites mémoires. Pour la construction de mémoire plus grandes, comme la mémoire centrale d un ordinateur, on doit recourir à d autres technologies, la mémoire RAM Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 37 / 46
Généralités sur la RAM SRAM vs DRAM 1/2 On distingue essentiellement deux types de mémoires RAM : Dans une SRAM (Static RAM), les bits sont stockés par des bascules similaires à des latchs : les données stockés se conservent tant que l ordinateur est sous tension. Dans une DRAM (Dynamic RAM), les bits sont stockés à l aide de petits condensateurs, dont il faut rafraîchir la charge à intervalles de temps réguliers : les condensateurs utilisés ne conservent leur charge que pendant quelques ms. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 38 / 46
Généralités sur la RAM SRAM vs DRAM 1/2 A capacité équivalente : le temps d accès à une DRAM est 5 à 1 fois plus long qu avec une SRAM, une SRAM présente un coût beaucoup plus élevé qu une DRAM. La SRAM et la DRAM jouent des rôles différents dans la hiérarchie mémoire : la SRAM est utilisée pour les niveaux de cache du processeur ( Mio), la DRAM compose la mémoire centrale ( Gio). Il existe des RAM synchrones (cadencées par une horloge) et asynchrones. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 39 / 46
Généralités sur la RAM Mémoire SRAM 1 Retour sur le Modèle de Van Neuman 2 Retour rapide sur les circuits séquentiels 3 ircuits élémentaires de mémorisation : les bascules Bascule RS Verrou (latch) Bascule (flip-flop) Registres 4 Banc de registres 5 Généralités sur la RAM Mémoire SRAM Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 4 / 46
Généralités sur la RAM Mémoire SRAM Mémoire SRAM Une SRAM de 2 m mots de k bits de présente typiquement en entrée : m lignes d adresse formant add, k lignes formant Din pour l écriture d un mot de k bits. WE (Write Enable) : 1 pour l écriture depuis Din, OE (Output Enable) : pour la lecture sur Dout. En sortie, on a k lignes formant Dout pour la lecture d un mot de k bits. Din 8 add 15 WE OE SRAM 64 Ki 8 bits (64 Kio) Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 41 / 46 8 Dout
Généralités sur la RAM Mémoire SRAM Résumé SRAM Din 8 add 15 WE OE SRAM 64 Ki 8 bits (64 Kio) 8 Dout La signification des signaux WE et OE peut se résumer ainsi : WE OE action sur Din action sur Dout Din est ignorée Dout est déconnectée 1 écriture de Din Dout est déconnectée 1 Din est ignorée lecture sur Dout 1 1 écriture de Din Dout est déconnectée Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 42 / 46
Généralités sur la RAM Mémoire SRAM Réalisation de la mémoire - composant buffer e s e s e s c c= c=1 Lorsque c = : interrupteur ouvert entre e et s c = 1 l interrupteur est fermé. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 43 / 46
Généralités sur la RAM Mémoire SRAM onnecter des bascules D entre elles Le buffer permet de connecter plusieurs bascules par leurs sorties à une même ligne en évitant les conflits (chaque bascule maintient un signal sur sa sortie). Il existe donc des bascules D équipées d un buffer sur leur sortie, commandées par un signal enable, afin d isoler la sortie quand aucune lecture n est requise. D latch D latch enable Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 44 / 46
Généralités sur la RAM Mémoire SRAM Implémentation RAM Petit exemple d une mémoire 4 2 bits : Din[1] Din[] D D latch latch enable enable D D latch latch enable enable add décodeur 2 vers 4 D latch enable D latch enable D D latch latch enable enable WE OE Dout[1] Dout[] Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 45 / 46
Généralités sur la RAM Mémoire SRAM onclusion À ce stade on a construit les composants de mémoire centrale : registres. mémoire RAM. ue reste-t-il? Le contrôle! Digression : automates séquentiels comme outil... puis, contrôle : choix des unités à utiliser Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) ours 4 : onstruction des unités de mémoire 214 46 / 46