TL N 1 Systèmes Informatiques RÉALISATION D'UN MICROPROCESSEUR

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1 1 2 ème Année RENNES TL N 1 Systèmes Informatiques RÉALISATION D'UN MICROPROCESSEUR 1. OBJECTIF Il s agit de concevoir un processeur simple, de le simuler et de l implanter dans un composant programmable (FPGA) ; Compte-tenu du temps disponible, le schéma du processeur, comprenant les éléments de base et les chemins de données, est fourni ; le travail consiste alors à définir le séquencement des traitements et valider le fonctionnement à l aide d un programme de test. 2. CARACTÉRISTIQUES GÉNÉRALES - Processeur à mots de 16 bits et bus d adresses de 11 bits (2048 mots accessibles). - Unité de contrôle : compteur ordinal (CO) et pointeur de pile (SP) de 11 bits. Séquenceur câblé. - Unité de calcul : un accumulateur A de 16 bits et une unité arithmétique et logique (ALU) 16 bits à 8 opérations. 2. INSTRUCTIONS - Chaque instruction est codée sur un mot de 16 bits. - Deux modes d'adressage : direct (I = 0) et indirect (I = 1). - Deux formats d'instructions : format 1: codop I Adresse format 2: 1 1 f 2 f 1 f 0 Adresse

2 Jeu d'instructions Notations : - (X) signifie contenu de X - X Y signifie ranger la valeur de Y à l'adresse X - AE représente l'adresse effective : - I = 0 : AE = champ adresse de l'instruction - I = 1 : AE = contenu du mot dont l'adresse est indiquée dans le champ adresse de l'instruction Instructions de transfert 2 codop fonction LDA 3 A (AE) STA 0 (AE) A Chargement accumulateur Rangement accumulateur Instructions arithmétiques et logiques codop fonction ADD 6 A (A) + (AE) SUB 5 A (A) - (AE) XOR 4 A (A) (AE) IOR 1 A (A) (AE) AND 2 A (A) (AE) Addition Soustraction Ou exclusif Ou Et

3 Instructions de contrôle Format 1 : 3 codop fonction JMP 8 CO (AE) Saut inconditionnel CALL 9 SP (SP) - 1 (SP) (CO) + 1 CO (AE) Appel de sous-programme RET A CO (SP) SP (SP) + 1 Retour de sous-programme Note : La pile est de type «descendant» : Empilage : décrémentation du pointeur de pile Dépilage : : incrémentation du pointeur de pile On suppose la pile initialisée à 0, ainsi la première valeur stockée dans la pile le sera à l adresse 0x7FF. Format 2 : (NOP, HLT, Branchements conditionnels) Branchement : si condition vraie : CO AE sinon : CO (CO) + 1 codop fonction 11f 2 f 1 f 0 NOP Non opération BG Saut si plus grand BZ Saut si zéro BGZ Saut si plus grand ou zéro BL Saut si plus petit BNZ Saut si non zéro BLZ Saut si plus petit ou zéro HLT Arrêt

4 3. Eléments de base Unité Arithmétique et Logique (ALU) L ALU effectue des opérations sur des opérandes de 16 bits (A et B), fournit le résultat sur 16 bits et sort 3 indicateurs (Z, P, N) ; l ALU gère 8 opérations définies par un mot de 3 bits. 4 Fonction Commande Opération A 0 A B 1 OU Logique A B 2 ET Logique B 3 A B 4 OU Exclusif A - B 5 Soustraction A + B 6 Addition A Incrementation Signification des indicateurs : Z : résultat nul (= 0) P : résultat strictement positif (> 0) N : résultat strictement négatif (< 0) Accumulateur, Registres et Compteurs Ce sont des éléments séquentiels, pilotés directement par l horloge du processeur (sur les fronts montants). Mis à part le signal de réinitialisation (reset), toutes les commandes sont gérées de manière synchrone ; tous les signaux de contrôle sont actifs au niveau logique haut ( 1 ). Signification des commandes : Load : chargement de la donnée présente en entrée dans le registre au front montant d horloge suivant. Cnt : Validation du comptage Up_Down : sens du comptage ( 1 pour Up) Générateur de phases Un générateur fournit 5 signaux de phases séquentielles d une durée d un cycle d horloge ; ces signaux sont disponibles sous forme d un bus de 5 bits. Aiguillage des données Le partage des bus se fait par multiplexage ; durant une phase (cycle d horloge), il ne doit y avoir qu une seule entrée de sélection valide. Mémoire Les instructions et les données sont stockées dans une mémoire RAM synchrone ; celle-ci dispose de 2 ports 16 bits (un d Entrée et l autre de Sortie) ainsi que d un bus d adresses sur 11 bits et d entrées de contrôle. La mémoire est contrôlée par la ligne CS_MEM (Chip Select) qui valide l utilisation de la mémoire et par la ligne Lecture/Ecriture (R_Wb).

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6 4. Travail à effectuer Analyse «papier» Il faut déterminer les différentes phases de fonctionnement du processeur ; pour des raisons de simplicité, il est conseillé d aligner toutes les instructions sur le même nombre de phases (5) ; il faut construire un tableau résumant ces traitements pour tous les types d instruction. Pour cela, il faut analyser la disponibilité des ressources (unités et liaisons) du processeur. Pour des raisons de clarté, et de facilité de conception, il est recommandé d aligner les traitements quelle que soit l instruction (par exemple : Lecture mémoire à la phase XX et Ecriture mémoire à la phase YY). 6 Saisie du processeur (Maxplus II) Le schéma du processeur est fourni, il ne reste qu à compléter le contrôleur de séquence (ctrl_template), celui-ci est décrit en langage VHDL ; il n y a pas besoin de connaître en détail la syntaxe du langage VHDL, il suffit de savoir : Une ligne de commentaire commence par 2 tirets (--) Toute ligne de code doit se terminer par un point-vigule ( ;) Exemple : affectation de la valeur 1 à VARIABLE : VARIABLE <= 1 ; Le fichier (ctrl_template.vhd), fourni en annexe comporte : Une zone déclarative pour définir les signaux et les constantes (ne rien changer!) Une zone opérative (process) (qui reste à compléter!) Nota : il faut sauvegarder le fichier sous un autre nom avant de faire des modifications. Simulation du processeur (Maxplus II) Un programme de test a été placé dans le répertoire (prog1.mif), sa signification et son code assembleur sont fournis en annexe. Simuler le processeur et vérifier son bon fonctionnement En fonction du temps disponible, il peut être intéressant de réécrire le programme de test en utilisant un sous-programme pour la gestion de la boucle. Les fichiers nécessaires au TL se trouvent sur le réseau à l adresse suivante : Nasetu/logiciel/electronique/altera/tl_asi Des aides à la manipulation du logiciel MaxPlus II sont disponibles sur le WEB : (rubrique FPGA) Rapport et évaluation du travail Ce TL dure 2 séances, l évaluation du travail se fera sur sa qualité de conception et sur sa présentation ; il est demandé de décrire clairement le système conçu en faisant ressortir votre maîtrise du sujet ; ne pas hésiter à présenter les points qui ont posé le plus de problèmes dans l avancement du projet ; en cas de nonfonctionnalité de certaines parties du processeur, analyser et présenter la source du problème.

7 Annexe 1 : Architecture du processeur 7

8 8 Annexe 2 : Contrôleur de séquence (ctrl_template.vhd) Zone déclarative (ne rien modifier!) library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_signed.all; entity ctrl_template is port(codop: in integer range 0 to 15; Ind : in std_logic; cond : integer range 0 to 7; Z,P,N : in std_logic; V : in std_logic_vector(0 to 4); load_co, cnt_co, sel_co : out std_logic; load_ri : out std_logic; sel_bus : out std_logic; cs_mem, r_wb : out std_logic; load_accu : out std_logic; code_alu : out integer range 0 to 7; cnt_sp, up_down_sp, sel_sp : out std_logic; sel_co_d, sel_accu : out std_logic); end ctrl_template; architecture A of ctrl_template is -- jeu d'instruction subtype type_instr is integer range 0 to 15; constant ins_lda : type_instr := 3; constant ins_sta : type_instr := 0; constant ins_add : type_instr := 6; constant ins_sub : type_instr := 5; constant ins_xor : type_instr := 4; constant ins_ior : type_instr := 1; constant ins_and : type_instr := 2; constant ins_jmp : type_instr := 8; constant ins_call : type_instr := 9; constant ins_ret : type_instr := 10; constant ins_nop : type_instr := 12; constant ins_cond : type_instr := 12; subtype type_alu is integer range 0 to 7; constant op_a : type_alu :=0; constant op_aoub : type_alu :=1; constant op_aetb : type_alu :=2; constant op_b : type_alu :=3; constant op_aouxb : type_alu :=4; constant op_amb : type_alu :=5; constant op_apb : type_alu :=6; constant op_ap1 : type_alu :=7;

9 Zone opérative (à remplir!) begin process(codop, ind, cond, Z,P,N,V) begin load_co <= '0'; cnt_co <= '0'; sel_co <= '0'; load_ri <= '0'; sel_bus <= '0'; cs_mem <= '0'; r_wb <= '1'; load_accu <= '0'; code_alu <= op_a; cnt_sp <= '0'; up_down_sp <= '1'; sel_sp <= '0'; sel_co_d <= '0'; sel_accu <= '0'; 9 case V is -- V représente les phases -- phase 0 : lecture de l'instruction en memoire à l'adresse contenue dans CO when "10000" => -- phase 1 : rangement de l'instruction dans le registre instruction -- et incrementation du compteur ordinal. -- Décodage de l'instruction when "01000" => -- phase 2 : premiere phase d'execution de l'instruction when "00100" => -- phase 3 : deuxieme phase d'execution de l'instruction -- Lecture de la donne en memoire when "00010" => case codop is when ins_lda ins_add ins_sub ins_ior ins_xor ins_and => when ins_sta => when ins_call => when ins_ret => when others => null; end case; -- phase 4 : troisieme phase d'execution de l'instruction when "00001" => case codop is when ins_lda =>

10 10 when ins_sta => when ins_add => when ins_sub => when ins_xor => when ins_ior => when ins_and => when ins_jmp => when ins_call => when ins_ret => when others => null; end case; when others => null; end case; end process; end A;

11 Annexe 3 : Programme de test (prog1.mif) 11 Calcul de la somme des N premiers nombres entiers : S = N k= 1 k Entrées : N : adresse $11 S : adresse $10 (valeur initiale =0) un ( constante=1) : adresse $12 Programme 1 : (prog1.mif) Adresse Code LDA N Boucle : BZ Fin1 001 D008 ADD S STA S LDA N SUB un STA N JMP Boucle Fin1 : LDA S Fin2 JMP Fin Données :