I. ÉLÉMENTS DE PHYSIQUE DES SEMICONDUCTEURS

1 I. ÉLÉMENTS DE PHYSIQUE DES SEMICONDUCTEURS Définition Un semi-conducteur est un solide qui est isolant au zéro absolu et conducteur à la température ambiante. Propriétés Dans un semi-conducteur, tout se passe comme si la conduction du courant était due à deux types de particules : les électrons (comme dans un métal) les trous, de charge opposée à celle de l électron. Dans un semi-conducteur parfaitement pur (semi-conducteur «intrinsèque») la densité d électrons n est égale à la densité de trous p : pour le silicium n = p = 10 10 cm -3. Définition Un semi-conducteur dopé est un semi-conducteur dans lequel on a ajouté délibérément des très petites quantités d impuretés bien choisies (typiquement 10 12 à 10 17 cm -3 ) qui modifient complètement les propriétés de conduction du matériau.

2 Deux types d impuretés : les donneurs (impuretés pentavalentes dans Si tétravalent), par exemple P, les accepteurs (impuretés trivalentes dans Si), par exemple B. Propriétés Les donneurs ont un électron de valence en surnombre qui est «libre» à la température ambiante, donc susceptible de participer à la conduction. Les accepteurs ont un déficit d électrons de valence par rapport aux atomes de Si ; cette lacune ou trou est susceptible de se déplacer sous l effet d un champ électrique comme si c était une particule chargée positivement. Dans un semi-conducteur à l équilibre thermodynamique (dopé ou intrinsèque), la loi d action de masse s écrit : n p = n i 2 ( = 10 20 cm -6 pour Si à la température ambiante) Définitions Un semi-conducteur où les donneurs sont majoritaires est dit «semi-conducteur n». Un semi-conducteur où les accepteurs sont majoritaires est dit «semi-conducteur p». Définition La mobilité d un porteur de charge libre (électron ou trou) est le rapport de sa vitesse v au champ électrique E qui lui est appliqué : v = µ E Ordre de grandeur à connaître par cœur : dans le silicium à la température ambiante µ p 500 cm 2 V -1 s -1 µ n 1000 cm 2 V -1 s -1 II. TRANSISTORS MOS 1) Généralités Transistors NMOS et PMOS Dans un transistor NMOS en fonctionnement normal, un courant d électrons est susceptible de passer dans le canal, de la source vers le drain. Dans un transistor PMOS en fonctionnement normal, un courant de trous est susceptible de passer dans le canal, de la source vers le drain.

3 Figure 1 Figure 2 Propriété fondamentale des transistors MOS Le passage du courant entre le drain et la source est commandé par la tension grillesubstrat et par la tension drain-source (Figure 3). Sens conventionnel du courant : Transistor NMOS : I ds > 0 Transistor PMOS : I ds < 0

4 Régimes de fonctionnement Un transistor MOS peut être en régime bloqué, en régime actif (Figure 4). Si le transistor est en régime actif, il peut être (voir section II.4) en régime actif linéaire, en régime actif saturé. Figure 3 2) Polarisation du substrat Pour que le transistor fonctionne normalement, il faut s'assurer que les diodes sourcesubstrat et drain-substrat ne sont jamais polarisées en direct. Très souvent, le substrat est connecté à la source, pour les NMOS comme pour les PMOS (Figure 5). 3) Transistors à enrichissement et à appauvrissement Propriétés (Figure 6) Un transistor à enrichissement est bloqué (canal non conducteur) si V GS = 0. Un transistor à appauvrissement est actif (canal conducteur) si V GS = 0.

5 Figure 4 Figure 5

6 Figure 6 4) Caractéristiques statiques des transistors MOS à enrichissement a/ Gain β = K p W L avec K P = µε e Figure 7 b/ Modèle de Shichman et Hodges Transistors NMOS Transistors PMOS Si 0 V gs < V tn Si V t V p gs 0 régime bloqué I ds = 0, sinon :

7 Transistors NMOS Transistors PMOS si 0 < V ds < V gs (V tn > 0) si V gs V tp < V ds < 0 (V t < 0) p régime actif linéaire I ds = β n ( V gs )V ds V 2 ds I 2 ds = β p V gs V t p ( ) V V 2 ds ds 2 sinon : Transistors NMOS V ds > V gs Transistors PMOS V ds < V gs V tp I ds = β n 2 ( ) 2 V gs régime actif saturé I ds = β p 2 ( ) 2 V gs V t p Figure 8 On dispose donc de trois grandeurs (V gs, V ds, I ds ), qui, en régime actif, sont reliées par une relation. On a donc deux degrés de liberté que l on peut mettre en œuvre pour imaginer des circuits. Le plus souvent (mais pas toujours) on utilise la tension grille-source V gs et la tension drain-source V ds pour commander le courant drain-source I ds. La tension de seuil V t n est pas une tension de commande : c est une caractéristique physique du transistor. Animations : http://www-g.eng.cam.ac.uk/mmg/teaching/linearcircuits/mosfet.html

8 c/ Transconductance Définition La transconductance d un transistor MOS exprime le fait que le courant drainsource peut être commandé par la tension grille-source à tension drain-source constante : g m = I ds V gs V ds d/ Effet EARLY Définition Contrairement à ce qui est exprimé par le modèle de Shichman et Hodges, un transistor MOS en régime saturé n est pas un générateur de courant idéal : le courant drain source n est pas complètement indépendant de la tension drain source : ( ) I ds = β 2 V V gs t 2 ( 1+ λv ds ) avec λ 0,02 0,04 V-1 (1) Figure 9 Auto-évaluation : établir les éléments I 0 (V gs, V t, λ, β, V DD ) et R 0 (V gs, V t, λ, β) du schéma équivalent selon Norton d un transistor MOS saturé auquel on applique une tension V gs et une tension V ds. III. INVERSEUR CMOS : CARACTÉRISTIQUE STATIQUE Définition Un inverseur est un circuit à une entrée et une sortie qui réalise l opération booléenne de négation.

9 1) Inverseur NMOS Un inverseur NMOS (Figure 10) est constitué d un transistor NMOS et d une résistance («résistance de charge»). Figure 10 Principe Lorsque l entrée est à 0, le transistor de signal est bloqué ; la sortie est reliée à la tension d alimentation (1 logique) par l intermédiaire de la résistance de charge, et elle est isolée de la tension de référence (0 logique) par le transistor de signal. Lorsque l entrée est à 1, le transistor de signal est actif ; la sortie est reliée à la tension de référence (0 logique) par l intermédiaire du transistor de signal, et à la tension d alimentation (1 logique) par la résistance de charge. Caractéristique statique Désignant par f V gs,v ds ( ) la caractéristique statique du transistor de signal, la caractéristique statique de l inverseur V out = g V in l équation ( ) est déterminée par les solutions de f ( V in,v out ) = V V DD out R qui exprime la conservation du courant : le transistor de signal et la résistance de charge sont parcourus par le même courant car la charge de l inverseur infinie.

10 Figure 11 La caractéristique statique de l inverseur peut être établie soit graphiquement point par point (Figure 11), soit analytiquement à l aide des équations du modèle de Shichman et Hodges (Figure 12). Trois zones de fonctionnement T.S. bloqué V in < V t V out = V DD T.S. saturé V t < V in < V out + V t V out = V DD βr 2 ( ) 2 V in V t T.S. linéaire V in > V out + V t V out = 1 βr + ( V V in t ) 1 βr + V V ( in t ) 2 2 βr V DD Figure 12

11 Le détail des calculs est décrit en annexe 1. Inconvénient Le circuit dissipe de l énergie en permanence lorsque la sortie est dans l état 0 (Figure 13). Figure 13 2) Inverseur CMOS Un inverseur CMOS est constitué de deux transistors MOS complémentaires : Un transistor NMOS (transistor «de signal»), Un transistor PMOS (transistor «de charge). Figure 14

12 a/ Principe de fonctionnement Principe Lorsque l entrée est à 0, le transistor de signal est bloqué et le transistor de charge est actif ; la sortie est reliée à la tension d alimentation (1 logique) par l intermédiaire du transistor de charge, et isolée de la tension de référence (0 logique) par le transistor de signal. Lorsque l entrée est à 1, le transistor de signal est actif et le transistor de charge est bloqué ; la sortie est reliée à la tension de référence (0 logique) par l intermédiaire du transistor de signal, et isolée de la tension d alimentation (1 logique) par le transistor de charge. Avantage Dans les deux états (entrée à 1 et entrée à 0), un des deux transistors est bloqué, donc le circuit ne consomme aucune énergie. Propriété De manière générale, un circuit logique en technologie CMOS ne consomme aucune énergie au repos. L énergie n est dissipée qu au moment des changements d état de la (des) sortie(s). b/ Caractéristique statique de l inverseur Principe Désignant par f n ( V gsn,v dsn ) l équation des caractéristiques du transistor de signal, et par f p ( V gsp,v dsp ) l équation des caractéristiques du transistor de charge, la caractéristique statique de l inverseur V out = g V in ( ) est déterminée par la solution de l équation f n ( V in,v out ) = f p V in V DD,V out V DD ( ) qui exprime la conservation du courant : les deux transistors sont parcourus par le même courant, la charge de l inverseur étant supposée infinie. c/ Caractéristique statique : modélisation analytique En utilisant les formules du modèle de Shichman et Hodges pour f n et f p dans les équations précédentes, on peut résoudre celles-ci de manière exacte ; on obtient ainsi les équations qui décrivent la caractéristique statique d un inverseur CMOS

13 constitué de transistors décrits par le modèle de Shichman et Hodges. On rappelle que ce modèle est approché : il ne tient notamment pas compte de l effet Early. Cinq zones de fonctionnement (Figure 15) T.S. bloqué, V in < V tn V out = V DD T.C. linéaire T.S. saturé, T.C. linéaire (Figure 16) V tn V in V DD + V tp + V tn β n β p 1+ β n β p V out = V in V tp + ( V in V DD V tp ) 2 β n β p ( V in V tn ) 2 T.S. et T.C. saturés (Figure 17) V in = V DD + V tp + V tn β n β p 1+ β n β p V in < V out < V in V tp T.S. linéaire, T.C. saturé V DD + V tp + V tn β n β p 1+ β n β p < V in < V DD + V tp V out = ( V in ) ( V in ) 2 β p V β in V DD V tp n ( ) 2 T.S. linéaire, T.C. bloqué V DD + V tp < V in < V DD V out = V DD Figure 15 Figure 16 Figure 17

14 On vérifiera que ces cinq équations décrivent une courbe continue et dérivable (Figure 18). Ces équations sont établies dans l annexe 2. Figure 18 d/ Immunité au bruit La sensibilité de la sortie à un bruit présent dans le signal d entrée est caractérisée par la marge de bruit. Définitions (Figure 19 La marge de bruit basse est la gamme de valeurs de la tension d entrée pour laquelle la tension de sortie est voisine de V DD et pour laquelle la pente de la caractéristique est inférieure à 1 en valeur absolue. La marge de bruit haute est la gamme de valeurs de la tension d entrée pour laquelle la tension de sortie est voisine de 0 et pour laquelle la pente de la caractéristique est inférieure à 1 en valeur absolue.

15 L immunité au bruit est d autant meilleure que les seuils des transistors sont grands en valeur absolue. Figure 19 3) Inverseur CMOS à sortie tri-state Une sortie tri-state se réalise facilement en technologie CMOS, en interposant un transistor PMOS entre le transistor de charge et la tension d alimentation, et un transistor NMOS entre le transistor de signal et la tension de référence ; ces transistors sont commandés par des tensions de grille complémentaires. Figure 20 Simulation : http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05- switched/40-cmos/tristate.html

IV. INTERRUPTEUR CMOS : caractéristique statique 16 Un interrupteur logique peut être réalisé facilement en technologie CMOS en associant un transistor NMOS et un transistor PMOS en parallèle, commandés par des tensions de grille complémentaires. Figure 21 Propriété Lorsqu il est actif, le transistor NMOS assure la transmission du signal logique 0 sans dégradation. Lorsqu il est actif, le transistor PMOS assure la transmission du signal logique 1 sans dégradation. Lorsque les deux transistors sont bloqués, l interrupteur est ouvert. Le détail du fonctionnement est décrit dans l annexe 3. Figure 22 V. ÉLÉMENTS DE TECHNOLOGIE Le matériau de base est une tranche («wafer») de Si monocristallin ayant environ 500 µ d épaisseur, 15 à 30 cm de diamètre, dopée n ou p, dont la surface est traitée de manière à présenter un poli optique (rugosité de quelques dixièmes de nanomètres). L ensemble des traitements se fait en surface : oxydation gravure diffusion d impuretés dépôt de Si polycristallin métallisation

17 Figure 23 1) Oxydation Le silicium présente trois avantages sur les autres semi-conducteurs : il s oxyde facilement, l oxyde est un excellent isolant électrique, l oxyde constitue un masque pour les impuretés autres que l oxygène luimême. L oxydation s effectue à 900-1200 C en présence de O 2 ou de vapeur d eau. 2) Gravure (lithographie) Voir Figure 24. Une résine photosensible est déposée à la surface de la tranche de silicium. Elle est exposée à un rayonnement ultra-violet à travers un «masque». Dans le cas d une résine «négative», les régions exposées deviennent plus résistantes aux solvants que les régions non exposées (réticulation du polymère). Dans le cas d une résine «positive», les régions exposées deviennent plus solubles que les régions non exposées (destruction de liaisons entre les chaînes). La résine est ensuite plongée dans un solvant de manière à éliminer les régions non exposées (pour une résine négative) ou les régions exposées (pour une résine positive). Les schémas du cours illustrent l utilisation d une résine négative. La tranche de silicium est ensuite plongée dans un bain acide (HF+NH 4 F) si l on utilise une technique de gravure «humide», ou est soumise à un plasma si l on utilise une technique de gravure «sèche». Dans un cas comme dans l autre, l oxyde est attaqué aux endroits où il n est pas protégé par la résine. Enfin, la résine restante est éliminée par passage dans un solvant (acétone). Compléments :http://www.microelectronique.univ-rennes1.fr/fr/index_chap1.htm. 3) Diffusion d impuretés Pour doper le silicium, on met la tranche dans un four à 900-1200 C, en atmosphère inerte contenant les impuretés que l on souhaite introduire (B, P). La profondeur de diffusion dépend de la mobilité des impuretés, donc de la température.

18 Figure 24 4) Dépôt de Si polycristallin Le silicium polycristallin peut être dopé comme le silicium monocristallin, mais il a une plus grande résistivité, donc il peut être utilisé pour constituer des résistances plus élevées. Il est surtout utilisé pour réaliser les grilles des transistors MOS car il constitue un masque pour les impuretés et pour l oxygène. 5) Métallisation Les interconnexions entre composants sont généralement réalisées en aluminium déposé par pulvérisation cathodique. 6) Étapes de fabrication d un transistor MOS Figure 25 Animation : http://www.micro.magnet.fsu.edu/electromag/java/transistor/index.html

19 7) Fabrication d un inverseur CMOS Figure 26 VI. PARAMÈTRES ÉLECTRIQUES 1) Résistance par carré Définition La résistance par carré d une couche conductrice rectangulaire de conductivité ρ, d épaisseur e, est définie par R S = ρ e.

20 Figure 27 Propriété Toutes les couches conductrices carrées de même épaisseur et de même conductivité ont la même résistance, quelles que soient leurs dimensions latérales. Ordres de grandeur : Al : 0,03 Ω / carré Si diffusé : 3 Ω / carré Si polycristallin : 50 Ω / carré Canal d un MOS en régime linéaire : 5 000 à 30 000 Ω / carré 2) Capacités parasites Capacité grille-substrat : due à la présence de l oxyde de grille Capacités diffusion-substrat : capacité différentielle due à la présence des jonctions source-substrat et drain-substrat (polarisées en inverse). Capacités connexions-substrat : due à l oxyde qui isole les connexions du substrat. Ordres de grandeur : quelques centièmes de pf/µ 2. Propriété Ce sont les capacités parasites qui déterminent les caractéristiques dynamiques des circuits logiques : vitesse de réponse et consommation.

21 VII. CARACTÉRISTIQUES DYNAMIQUES DES CIRCUITS MOS : EXEMPLE DE L INVERSEUR Les performances en termes de vitesse de réponse sont caractérisées par trois paramètres. Définitions Temps de descente («fall time») : temps nécessaire pour que la tension de sortie d un circuit logique passe de 90% de la tension d alimentation à 10% de la tension d alimentation, en réponse à une variation infiniment rapide d une tension d entrée du circuit. Temps de montée («rise time») : temps nécessaire pour que la tension de sortie d un circuit logique passe de 10% de la tension d alimentation à 90% de la tension d alimentation en réponse à une variation infiniment rapide d une tension d entrée du circuit. Retard («delay») : temps nécessaire pour que la tension de sortie d un circuit logique passe de la tension d alimentation à 50% de celle-ci. Figure 28 1) Temps de descente d un inverseur CMOS : modélisation On suppose que l entrée de l inverseur passe instantanément de 0 à 1. On analyse la réponse de l inverseur en fonction du temps, en modélisant la charge de l inverseur par un condensateur de capacité C L. Ce condensateur représente l ensemble des condensateurs grille-substrat des composants logiques CMOS vers lesquels est acheminé le signal de sortie de l inverseur, ainsi que les capacités connexion-substrat.

22 Deux phases (Figure 29) T.S. saturé ; V out décroît de 0,9 V DD à V DD C L dv out dt I dsn + I dsn = 0 ( ) 2 = β n 2 V V DD t n T.S. linéaire ; V out dv C out L + I dt dsn = 0 décroît de V DD I à 0,1 V dsn = β n V DD DD ( )V out V 2 out 2 t 1 = V DD V tn t f t 1 = 0,1V DD V DD V tn 0,9V DD C L I dsn C L I dsn ( ) ( ) 2 2C dv L V tn 0,1V DD = out V DD dv = out β n β n C L ( V DD ) ln 19V DD 20V tn V DD Figure 29 Si V tn = V tp = 0,2V DD, on obtient t f 4C L β n V DD ; t r 4C L β p V DD. La Figure 30 montre la caractéristique dynamique d un inverseur CMOS pour C L = 0,1 pf, V tn = 1 Volt, V DD = 5 Volts, β n = 50 µa / V 2. Conséquence très importante Un circuit est d autant plus rapide que la capacité de charge, donc les dimensions des grilles des transistors, est petite (C L varie comme le carré des dimensions latérales), le gain du transistor est grand, la tension d alimentation est grande.

23 Figure 30 Les équations ci-dessus sont établies dans l annexe 4. 2) Puissance dissipée Puissance statique : négligeable. Puissance dynamique : exemple d un inverseur soumis à un signal carré de période T (Figure 31). Figure 31

24 Puissance moyenne dissipée Décharge du condensateur de charge Charge du condensateur de charge 1 T 1 T T T / 2 T / 2 0 C L dv out dt C L dv out dt V t out ( )dt ( V V out DD )dt = C V 2 L DD 2T = C V 2 L DD 2T Conséquences À surface totale de circuit constante, la puissance varie comme l inverse du carré de la résolution spatiale du procédé de fabrication. La puissance dissipée est donc un facteur limitant pour l intégration des circuits. Il faut réaliser un compromis entre la vitesse et la puissance. Si l on diminue la tension d alimentation, on diminue la puissance, mais on diminue aussi la fréquence limite de fonctionnement puisque le temps de montée ou de descente varie comme 1/V DD. VIII. CONCEPTION DES CIRCUITS COMBINATOIRES CMOS 1) Structure générale Un circuit combinatoire CMOS est constitué d un réseau de transistors NMOS et d un réseau de transistors PMOS. Principe (Figure 32) Le réseau de transistors PMOS doit relier à V DD les sorties qui doivent être à 1, isoler de V DD les sorties qui doivent être à 0. Le réseau de transistors NMOS doit relier à V SS les sorties qui doivent être à 0, isoler de V SS les sorties qui doivent être à 1. Réalisation (Figure 33) Les sommes logiques (OU) sont réalisées par des blocs de transistors en parallèle. Les produits logiques (ET) sont réalisés par des transistors en cascade. Le réseau NMOS réalise la fonction complémentaire de celle que réalise le réseau PMOS.

25 Figure 32 Figure 33 2) Exemples : a/ Porte NAND CMOS Figure 34 Simulation : http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05- switched/40-cmos/nand.html

26 b/ Exemple de conception Figure 35 3) Mise en œuvre d interrupteurs CMOS a/ Multiplexeur CMOS Figure 36 Simulation : http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05- switched/40-cmos/aoi22.html Simulation : http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05- switched/40-cmos/mux-tgate.html

27 b/ OU exclusif Figure 37 Simulation : http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05- switched/40-cmos/xor-tgate.html Simulation d une autre réalisation : http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05- switched/40-cmos/xor-mux.html

28 ANNEXE 1 : modélisation de l inverseur NMOS On considère le schéma de la Figure 10. La tension d entrée de l inverseur est la tension grille-source du transistor : V in = V gs. La tension de sortie de l inverseur est la tension drainsource : V out = V ds. La charge de l inverseur étant supposée infinie, le courant dans la résistance est égal au courant drain-source du transistor : I ds = V DD V out R Lorsque V in croît de 0 à V DD, le transistor passe successivement par trois régimes : 0 < V in < V t : régime bloqué V t < V in < V out + V t : régime saturé V out + V t < V in < V DD : régime linéaire Régime bloqué : le transistor étant bloqué, le courant dans le transistor est nul, donc V out = V DD. Régime saturé : ( ) 2 I ds = β 2 V V in t V out = V DD βr 2 = V V DD out R ( ) 2 V in V t V out décroît lorsque V in augmente, donc on arrive à la situation où le transistor passe du régime saturé au régime linéaire, ce qui se produit lorsque V out = V in V t. Néanmoins, la valeur de V in est limitée par la tension d alimentation V DD. Il faut donc que la quantité βr (en Volts -1 ) soit suffisamment grande pour que le passage en régime linéaire se produise pour une tension d entrée inférieure à V DD. Soit V L la valeur de la tension de sortie lorsque le transistor passe en régime linéaire ; elle obéit à l équation V L = V DD βr 2 V 2 L Cette équation admet toujours la solution positive V L = 1 βr + 1 ( βr) + 2 2 βr V DD Pour un fonctionnement normal de l inverseur, il faut donc que cette solution soit telle que V in < V DD, donc que l on ait : V L < V DD - V t

29 soit 1 βr + 1 βr ( ) 2 + 2 βr V DD < V DD V t 1 ( βr) + 2 2 βr V < 1 DD βr + V V DD t 1 ( βr) + 2 2 βr V < 1 DD βr + V V ( DD t ) Tous calculs faits on trouve la condition : βr > 2 2V t ( V DD V t ) (2) 2 Régime linéaire : On suppose que la résistance R a été choisie suffisamment grande pour la condition précédente soit vérifiée. Comme précédemment, on écrit que le courant dans la résistance est égal au courant drain-source du transistor : β ( V in V t )V out V 2 out 2 = V V DD out R Cette équation du second degré admet toujours une solution positive si la condition (2) est respectée : V out = 1 βr + ( V V in t ) 1 βr + V in V t ( ) 2 2 βr V DD On vérifie que V out 0 si βr. On peut vérifier que la continuité et la dérivabilité de V out (V in ) sont assurées.

30 ANNEXE 2 : modélisation de l inverseur CMOS On considère le schéma représenté sur la Figure 14. Le transistor NMOS est appelé «transistor de signal», et le transistor PMOS est appelé «transistor de charge». Équations du circuit : La tension d entrée est la tension de grille du transistor de signal : V in = V gsn La tension de sortie est la tension de drain du transistor de signal : V out = V dsn Les grilles des deux transistors sont au même potentiel ; la source du transistor de signal est au potentiel de référence et celle du transistor de charge est au potentiel de l alimentation : V gsn = V DD + V gsp. Les drains des deux transistors sont au même potentiel : V dsn = V DD + V dsp ( ). Caractéristique statique du transistor de signal : I dsn = f n V gsn,v dsn ( ). Caractéristique statique du transistor de charge : I dsp = f p V gsp,v dsp Les deux transistors sont parcourus par le même courant : I dsn = I dsp. Toutes ces équations peuvent être résumées en une seule : f n ( V in,v out ) = f p V in V DD,V out V DD ( ) (3) Régimes de fonctionnement des transistors : Transistor de signal : o Bloqué : V gsn < V tn soit V in < V tn o Linéaire : V dsn < V gsn soit V out < V in o Saturé : V dsn > V gsn soit V out > V in Transistor de charge : o Bloqué : V gsp > V t p soit V in V DD > V t p soit encore V in > V DD + V t p o Linéaire : V dsp > V gsp V t p soit V out V DD > V in V DD V t p soit encore V out > V in V t p o Saturé : V dsp < V gsp V t p soit V out V DD < V in V DD V t p soit encore V out < V in V t p Comme pour l inverseur MOS, les transistors passent par plusieurs régimes différents lorsque V in passe de 0 à V DD. Ces régimes sont résumés ci-dessous, puis seront décrits en détail :

31 A. 0 < V in < V tn : transistor de signal bloqué, transistor de charge linéaire B. V tn < V in < V out + V t : transistor de signal saturé, transistor de charge linéaire p C. V in < V out < V in V t : deux transistors saturés p D. V out + V tn < V in < V DD + V t : transistor de signal linéaire, transistor de charge saturé p E. V DD + V t < V : transistor de signal linéaire, transistor de charge bloqué p in < V DD Caractéristique de l inverseur dans les différents régimes : A. 0 < V in < V tn Le transistor de signal est bloqué, donc I dsn = I dsp = 0. Le transistor de charge n est pas bloqué : en effet on a typiquement V tn = 0,2 V DD et V t p = 0,2 V DD, donc (4) V in < 0,2 V DD et V DD + V t p = 0,8 V DD : la condition pour que le transistor de charge soit bloqué (V in > V DD + V t p ) n est pas remplie. Le transistor de charge est parcouru par un courant nul, et il n est pas bloqué, donc il est nécessairement en régime linéaire avec V dsp = 0, soit encore V out = V DD. B. V tn < V in < V out + V t p (5) Le transistor de signal n est plus bloqué ; au moment où il se débloque, on a V dsn = V DD et V gsn = V tn, donc la condition de saturation V dsn > V gsn est satisfaite pour le transistor de signal. Le transistor de charge reste linéaire (V out > V in V t p ). Le transistor de signal joue donc le rôle d une source de courant idéale commandée par V in ; il impose son courant au transistor de charge, qui est en régime linéaire et dont la tension grille-source vaut V in V DD : la tension drain-source du transistor de charge est donc imposée. Elle ne peut qu augmenter puisqu elle était initialement nulle, donc V out diminue. L équation (3) s écrit : ( ) 2 = β p V in V DD V t p β n 2 V in V t n ( ) V out V DD ( ( ) V V out DD ) 2 Cette équation du second degré en V out V DD admet une solution positive : 2 V out = V in V t p + ( V in V DD V t p ) 2 β n β p ( V in V tn ) 2 (6) si la condition suivante est réalisée :

32 ( V in V DD V t p ) 2 β n β p ( V in V tn ) 2 0 soit V in V DD +V t p +V tn 1+ β n β p β n β p (7) Cette condition est bien réalisée dans tout l intervalle qui définit le régime B : en effet, lorsque V in atteint la valeur limite (7), on a V out = V in V t d après la relation (6), ce qui p est la limite du régime B (relation (5)) : au-delà de cette valeur, le transistor de charge passe en régime saturé. C. V in < V out < V in V t p (8) Les deux transistors sont en régime saturé. Chacun d eux joue le rôle d un générateur de courant qui impose son courant à l autre ; ceci n est possible que si les deux générateurs fournissent le même courant : ( ) 2 = β p ( ) 2 β n 2 V V in t n 2 V V V in DD t p Cette équation ne fait pas intervenir V out ; elle a pour solution V in = V DD +V t p +V tn 1+ β n β p β n β p ce qui n est autre que le cas limite de la relation (7). Ainsi, de manière paradoxale ce régime C n existe que pour une seule valeur de la tension d entrée, dans ce régime, la tension de sortie n est pas définie : elle peut varier arbitrairement dans l intervalle décrit par la relation (8). Il va de soi que cette situation est absurde d un point de vue physique. Elle résulte du fait que l on atteint ici une limite de validité du modèle de Shichman et Hodges, qui considère que le transistor MOS saturé se comporte comme un générateur de courant idéal : comme indiqué dans la section II.4)b/, un transistor MOS en saturation se comporte comme un générateur de courant réel, avec une résistance interne non infinie due à l effet Early. Si l on tient compte de cet effet, décrit par la relation (1), l équation (3) devient une équation linéaire en V out : le paradoxe disparaît. D. V out + V tn < V in < V DD + V t (9) p Cette situation est symétrique de celle décrite dans le régime B ; c est à présent le transistor de signal qui est linéaire et le transistor de charge qui est saturé. L équation (3) s écrit :

33 β n qui a pour solution ( ) 2 ( V in )V out V 2 out 2 = β p 2 V V V in DD t p V out = ( V in ) ( V in ) 2 β p β n ( V in V DD V t p ) 2. E. V DD + V t < V p in < V DD (10) Cette situation est symétrique de celle décrite dans le régime A ; c est à présent le transistor de charge qui est bloqué et le transistor de signal qui est linéaire. On a alors V out = 0.

34 ANNEXE 3 : modélisation de l interrupteur CMOS On considère l interrupteur CMOS représenté sur la Figure 21. On envisage deux cas : la transmission d un signal logique 0 et la transmission d un signal logique 1, par le transistor NMOS seul (Figure 22). Le condensateur de charge C L modélise l ensemble des condensateurs grille-substrat auxquels est transmis le signal de sortie. Supposons que le condensateur C L soit chargé, c est-à-dire que le signal de sortie de l inverseur soit 1 : V out = V DD. o Supposons que le signal d entrée soit 0 : V in = 0. Le potentiel au point A étant inférieur au potentiel en B, c est A qui joue le rôle de la source et B celui du drain. Par conséquent la tension grille-source du transistor est V G V A. Si le signal de commande φ vaut 0, on a V G V A = 0 : le transistor est bloqué, donc il joue le rôle d un interrupteur ouvert qui isole l entrée de la sortie : le signal d entrée reste 0 et le signal de sortie reste 1. Si le signal de commande φ vaut 1, on a V G V A = V DD > V tn : le transistor est actif. Le condensateur C L se décharge jusqu à ce que sa charge soit nulle. Lorsqu il est déchargé, la tension à ses bornes est nulle, donc le signal de sortie vaut 0. Le signal logique 0 est donc transmis sans dégradation par le transistor NMOS. o Supposons que le signal d entrée soit un 1 logique : V in = V DD. Les tensions d entrée et de sortie étant identiques, elles restent identiques quelle que soit la valeur du signal de commande φ. Supposons à présent que le condensateur C L soit déchargé, c est-à-dire qu il y ait un 0 logique à la sortie de l inverseur : V out = 0. o Supposons que le signal d entrée soit un 1 logique : V in = V DD. Le potentiel au point A étant supérieur au potentiel en B, c est à présent B qui joue le rôle de la source et A celui du drain. Par conséquent la tension grille-source du transistor est V G V B. Si le signal de commande φ vaut 0, on a V G V B = 0 : le transistor est bloqué, donc il joue le rôle d un interrupteur ouvert : le signal d entrée reste 1 et le signal de sortie reste 0. Si le signal de commande φ vaut 0, on a V G V B = V DD > V tn : le transistor est actif. Le condensateur C L se charge donc à travers le transistor : la tension V B à ses bornes augmente, donc la tension V G V B diminue. Elle finit par atteindre la valeur V tn, ce qui bloque le transistor :

35 le condensateur cesse donc de se charger, et la tension à ses bornes ne peut dépasser la valeur V DD, donc le signal de sortie ne correspond pas à un 1 logique. Le signal logique 1 n est donc pas transmis sans dégradation par le transistor NMOS. o Supposons que le signal d entrée soit un 0 logique : V in = 0. Les tensions d entrée et de sortie étant identiques, elles restent identiques quelle que soit la valeur du signal de commande φ. On démontrera de même que le transistor PMOS transmet sans dégradation le signal logique 1, mais ne transmet pas sans dégradation le signal logique 0. Ainsi, la combinaison d un transistor NMOS et d un transistor PMOS en parallèle, commandés par des signaux complémentaires, permet de transmettre indifféremment les signaux logiques 0 ou 1 sans dégradation.

36 ANNEXE 4 : modélisation des caractéristiques dynamiques d un inverseur CMOS On considère les schémas de la Figure 28. La tension d entrée passe «instantanément» de 0 à 1 logique, donc de 0 Volt à V DD. Initialement, la tension de sortie est égale à V DD. On étudie le régime transitoire pendant lequel la tension de sortie passe de 1 logique à 0 logique ; plus précisément, on cherche à calculer le temps de descente, c est-à-dire le temps nécessaire pour que le signal de sortie passe de 0,9 V DD à 0,1 V DD. Le condensateur C L modélise toutes les capacités grilles-substrats des transistors vers lesquels le signal V out est acheminé, ainsi que toutes les capacités parasites des connexions. La tension grille-source du transistor de signal étant égale à V DD, le transistor de signal est actif. La tension grille-source du transistor de charge étant égale à zéro, le transistor de charge est bloqué. Pendant le transitoire, le point de fonctionnement du transistor de signal se déplace sur la caractéristique V gs = V DD. On distingue donc deux phases : Première phase : V out > V DD : le transistor de signal est saturé. Seconde phase : V out < V DD : le transistor de signal est linéaire. Pendant les deux phases, l équation de décharge du condensateur est C L dv out dt + I dsn = 0 Première phase : V DD < V out < 0,9V DD Le transistor de charge étant en régime saturé, il se comporte comme un générateur de courant ; comme ce courant est commandé par V gs = V DD, il est constant. Le condensateur se décharge donc à courant constant : la tension à ses bornes varie linéairement (résultat à connaître par cœur : la tension aux bornes d un condensateur qui est chargé ou déchargé sous

37 un courant constant varie linéairement en fonction du temps ; c est d ailleurs ainsi que l on crée des signaux triangulaires, par une succession de charges et de décharges sous courants constants). Le transistor étant en régime saturé, le courant de décharge du condensateur est qui est bien un courant constant. On a donc I dsn ( ) 2 = β n 2 V DD V t n C L dv out dt + β n ( 2 V V DD t n ) 2 = 0 Le temps t 1 nécessaire pour que la tension de sortie varie de 0,9 V DD à V DD est donc donné par : t 1 = V DD V tn 0,9V DD C L I dsn dv = out ( ) ( V DD ) 2 2C L V tn 0,1V DD β n Seconde phase : 0,1V DD < V out < V DD Le transistor étant passé en régime linéaire, on a maintenant I dsn = β n ( V DD )V out V 2 out 2 Cette fois le courant dépend de V out, qui n est plus constant. La durée t f t 1 de cette phase est donc donnée par t f t 1 = 0,1V DD V DD V tn C L I dsn dv out En décomposant la fraction rationnelle en éléments simples et en intégrant on obtient : C 19V t f t 1 = L DD 20V tn V DD V V tn DD Donc finalement t f = Généralement on choisit V tn β n β n C L ( V DD V tn ) ( ) ln 2( V tn 0,1V DD ) + ln 19V 20V DD tn V DD V DD = αv DD avec α 0,1 à 0,2. On a alors t f C L β n V DD. Le coefficient de proportionnalité varie de 2 à 8 environ quand α varie de 0 à 0,5.

38 Exemple : pour α = 0,2 on obtient t f 4 C L β n V DD. Ordre de grandeur (à connaître) : de quelques dizaines de picosecondes à une nanoseconde. La Figure 38 montre la caractéristique dynamique d un inverseur CMOS pour C L = 0,1 pf, V tn = 1 Volt, V DD = 5 Volts, β n = 50 µa / V 2. Figure 38 Donc un circuit est d autant plus rapide que V DD est grand, que le gain du transistor est grand et que la capacité de charge est petite. Plus les dimensions des grilles des transistors sont petites, plus cette capacité est petite : c est la diminution des dimensions grâce aux progrès de la technologie de fabrication qui permet l augmentation de la vitesse de fonctionnement des circuits.