QN_FS33 Quadrivision numérique : Fonction FS3.3 Système : Quadrivision numérique Durée : 3 heures Travail en binôme QN_FS33.doc/G.COLIN Centre d intérêt : les circuits logiques programmables. Outils : Outil de développement Quartus - PC avec serveur de fichiers. Documentation : Dossier technique du système. Savoirs : Utiliser un outil de développement de PLD Adapter un logiciel en langage VHDL Effectuer des tests sur une maquette. On dispose de la documentation technique du système La fonction FS3.3 est décrite dans le dossier technique. Problème posé : La fonction FS3.3 est réalisée à l aide d un PLD de référence EP610. Pour des raisons d approvisionnement (obsolescence du circuit EP610), on décide de le remplacer par un MAX7032S (ou EPM7032S). La fonction FS3.3 est décrite dans le paragraphe 4.1 du dossier technique. Matériel : Les essais se font sur une maquette comportant une caméra N&B, un oscillateur à 27MHz, un séparateur de synchro et un PLD EPM7032S. Le schéma structurel est donné en annexe. Le circuit EPM7032S possède une interface JTAG, qui présente l avantage de pouvoir programmer le composant in situ. Une interface BYTEBLASTER relié au port parallèle du PC permet la programmation du PLD. Tests : Les tests se font à l aide d une sonde en bon état sur les supports tulipes placés autour du PLD et au point test référencé VIDEO. Les numéros placés à côté des supports tulipes correspondent aux pattes du circuit EPM7032S. 1 Comparaison des 2 circuits programmables À l aide des documentations des circuits, tracer un tableau comme ci dessous. Caractéristiques EP610 EPM7032S nombre de macro cellules nombre d entrée/sortie bascule avec reset asynchrone Oui ou non bascule avec set asynchrone 2 Réalisation d un compteur 4 bits Lancer le logiciel Quartus Remarques : le logiciel Quartus permet de décrire des fonctions numériques soit de façon graphique (portes logiques, bascules, etc ) ou soit de façon textuelle. L objectif étant de se familiariser avec le langage VHDL, seule cette description est utilisée dans le TP. Créer un nouveau projet : Create à New Projet (ou File / New Project Wizard) Page 1/5 : o Créer un répertoire sur le réseau : h:\travail\vhdl\fs33 (1 ère ligne à renseigner) o Donner un nom au projet : fs33 (2 ème ligne à renseigner) o Donner un nom au «top level design» : fs33 (3 ème ligne à renseigner) o Next Page 2/5 o Next (on n ajoute pas de fichiers au projet) Page 3/5 o Sélectionner le composant EPM7032SLC44-10 de la famille MAX7000S o Next Page 4/5 o Next (None sur les 3 lignes) Page 5/5 o Finish Éditer un nouveau fichier : File New VHDL File OK Éditer le fichier suivant :
LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; entity fs33 is port (clk: in std_logic; q : buffer std_logic_vector(3 downto 0)); end fs33; architecture arch of fs33 is begin process (clk) begin if (clk'event and clk='1') then q <= q + 1; end if; end process; end arch; Enregistrer le fichier sous le nom fs33.vhd (extension vhd obligatoire) dans le répertoire de travail : File Save As La case «Add file to current project» doit être cochée. Compiler le programme : Processing Compiler Tool Start Corriger les erreurs éventuelles Fermer la fenêtre. Déclarer les pattes du composant : Assignments Pins Cliquer sur clk (colonne Node Name du tableau) et en maintenant la touche gauche de la souris, placer clk sur la patte 43 du dessin du PLD et relâcher la touche de la souris. Recommencer pour les autres pattes q0(pin 6), q1(pin 8), q2(pin 9) et q3 (pin 11). Editer les stimuli : File New Vector Waveform File OK Clic droit dans la colonne Name (ou Edit / Insert / Inser Node ou Bus) Insert Inser Node ou Bus node Node Finder Filter : Pins : All List Placer clk et q dans la colonne Selected Nodes ( à l aide de > ) OK Choisir «Radix» en binaire OK Cliquer sur l icône pour détacher et agrandir la fenêtre Sélectionner la ligne clk et cliquer sur l icône Dans la rubrique Timing, entrer la valeur 18.5ns correspondant à une demi période de clk à 27Mhz dans la rubrique «Count every». OK Sauvegarder le fichier : Save As : fs33.vwf Lancer la simulation Processing Simulator Toll Simulation mode : Timing (pour prendre en compte les temps de commutation des circuits) Cocher la case Overwrite simulation Start Activer la fenêtre fs33.vwf (open la première fois) et répondre oui à la question «do you want to reload the file» Vérifier les chronogrammes obtenus. (q peut être afficher en hexa clic droit et propriétés). Pour modifier le temps de simulation : Edit End time Compiler de nouveau le projet pour que l affectation des pattes soit prise en compte (important pour la programmation du composant, mais non utile pour la simulation) Programmer le composant : Alimenter la maquette Mettre le module BYTEBLASTER sur le port parallèle Relier la maquette au module Attention au branchement Appeler le professeur en cas de doute. Tools Programmer choisir ByteBlasterMV dans le menu HardwareSetup (Add si nécessaire) Cocher les cases Program / Configure ; Verify ; Start Relever à l oscilloscope les chronogrammes sur les pattes 43, 6, 8, 9, 11 en précisant les périodes et fréquences obtenues (ne pas imprimer les relevés). Comparer la période de q3 obtenue en simulation et en pratique.
3 Réalisation d un compteur 12 bits Modifier le fichier source pour obtenir un compteur 12 bits : q : buffer std_logic_vector(11 downto 0)); Compiler Affecter les nouvelles sorties aux numéros de patte, dans l ordre croissant des pattes disponibles ( q4 pin12, q5 pin14, etc ) Réaliser une simulation sur 64µs : Sous la fenêtre fs33.vwf, modifier le temps avec Edit \ End Time Lancer une simulation Simulator Tool \ Start Indiquer la valeur du compteur au bout de 64µs Justifier cette valeur en prenant en compte la fréquence de l'horloge CLK. Donner et justifier la valeur de la période du signal q(10). Programmer (après une nouvelle compilation pour que l affectation des pattes soit pris en compte) le composant et vérifier à l'oscilloscope la période du signal sur q(10) (ne pas imprimer les relevés). 4 Synchronisation horizontale L'oscilloscope est utilisé avec un déclenchement TV horizontal Visualiser simultanément à l'oscilloscope le signal vidéo (point test VIDEO) et le signal de synchronisation composite (SYNCOMP: patte 4 de l'epm7032) en sortie du séparateur synchro (LM1881). Imprimer les signaux. Mesurer le temps entre 2 tops de synchro ligne (correspondant à la durée d'une ligne vidéo). Mesurer la durée au niveau bas du top de synchro ligne en sortie du séparateur synchro (signal SYNCOMP). 5 Reset compteur. Conformément aux chronogrammes donnés dans le dossier technique: Modifier la description VHDL précédente pour que le signal SYNCOMP force à 0 les sorties du compteur (de façon asynchrone) sur un niveau bas : Nom du PORT à déclarer : syncomp ; Patte 4 (voir schéma). Nouvelle description de q : if syncomp='0' then q<=x"000"; elsif (clk'event and clk='1') then q <= q + 1; Régler une simulation sur 128µs Editer le stimuli de syncomp pour qu il soit à 0 pendant 4,7µs toutes les 64µs (à 0s et 64µs), conformément aux relevés du 4 ) Note : l édition d un signal se fait en sélectionnant à la souris la partie à modifier puis en cliquant sur 0 ou 1 Réaliser une simulation sur 128µs et imprimer la simulation complète sur 128µs, en format paysage. Programmer le composant Relever le signal sur Q10 et comparer à la simulation. Le signal vidéo est converti en données numériques. Ces données sont stockées dans une mémoire FIFO. La fréquence du signal CLKAD du CAN est de 13,5 MHz et cadence le rythme des conversions. La fréquence du signal CLKME est de 6,75 MHz et cadence la mémorisation des échantillons (1 échantillon sur 2 échantillons convertis est mémorisé). Indiquer quelles sorties du compteur 12 bits prendre pour les signaux CLKAD et CLKME.
6 Génération du signal WE Le signal WE valide l'écriture des échantillons dans la mémoire. La durée du signal vidéo utile sur une ligne est d'environ 52µs. Le signal WE est à 1 lorsque le compteur a une valeur comprise entre 070 h et 5EF h (voir chronogrammes de la fonction FS3.3). Modifier la description VHDL pour générer le signal WE (avec une instruction WHEN, en dehors du process) : we doit être déclarée en sortie (out) we <='1' when (q >= x"070" and q <= x"5ef")else '0' ; Affecter le signal WE à la patte 24. Simuler sur 128µs. Programmer le composant Visualiser simultanément à l'oscilloscope le signal vidéo et le signal WE. Imprimer Indiquer le nombre d'échantillons mémorisés dans la mémoire FIFO pour une ligne VIDEO. Justifier à l'aide des valeurs du compteur et la fréquence du signal CLKME. Indiquer la durée à 1 du signal WE. Justifier avec le nombre de période du signal clk (comptage de 070 h et 5EF h )
Annexe : Schéma de la maquette