Cours de VHDL Benoît Miramond Université de Cergy
VHDL I. INTRODUCTION AU VHDL
1) Hardware Description Language a) Simulation L utilisation d un HDL permet de décrire un système matériel et de le simuler On dit qu un modèle VHDL est un modèle exécutable. Il est possible de lui appliquer des stimulis et d observer l évolution des signaux dans le temps grâce à un simulateur discrèt évènementiel b) Synthèse Le langage est aussi utiliser comme format de description d entrée de la synthèse La synthèse est l étape de traduction préalable à la réalisation physique du circuit
c) Standard VHDL Le langage est un standard IEEE depuis 1987 sous la dénomination IEEE 1076-1987 Il est sujet à une nouvelle version tous les 5 ans
2) Flot de conception A) La synthèse se base sur une bibliothèque contenant la description de toutes les portes logiques dans la technologie de fabrication visée (ex : 45 nm). Chaque cellule de la bibliothèque est entièrement caractérisée : fonction, surface, délais.
Schéma du flot de conception VHDL
Vue comportementale
Vue structurelle
Vue géométrique
Layout en standard cell
b) Synthèse logique Depuis la description VHDL, le résultat de la synthèse logique est un réseau de portes logiques utilisant les cellules de la bibliothèque de la technologie visée (fondeur ou FPGA). Ces modèles sont souvent au format VITAL (VHDL Initiative Towards VHDL Libraries) pour permettre la rétroannotation des délais (des portes).
c) Synthèse physique La réalisation du circuit (layout) nécessite une étape supplémentaire de placement et de routage des portes. Le format d entrée des outils diffère du VHDL. Les formats EDIF ou XNF sont souvent utilisés. On peut alors connaître les délais complets du aux interconnexions, et les stockés dans un fichier au format SDF (Standard Delay Format) pour rétroannoté le code VHDL.
3) Organisation d un modèle VHDL A) Unités de conception Description d un modèle Déclaration d entités, interface / conteneur Corps d architecture, contenu Déclaration de configuration, contenu Description d une librairie Déclaration de paquetage Corps de paquetage
Unités de conception VHDL
b) Entité de conception L entité (entity) de conception est l unité d abstraction de base du VHDL. Elle décrit l interface du modèle séparément de son architecture interne Le modèle peut décrire des blocs de différents niveaux de complexité (porte, composant, processeur, système) Le modèle est hiérarchique
Exemple d un registre 4 bits Entity reg4 is port ( d0, d1, d2, d3 : in BIT; -- données entrantes en, clk : in BIT; -- signaux entrants q0, q1, q2, q3 : out BIT; -- données sortantes ); End entity reg4;
b) Description des modules On distingue 2 parties dans un système matériel : La partie opérative décrite comme un flot de données traversant un réseau de portes logiques. Il est donc régit par un des équations booléennes et contrôlé par une horloge. La partie de contrôle décrite comme une machine d états finis, qui envoie des commandes à la partie opérative Comme dans un langage logiciel, le VHDL utilise un ensemble de déclarations groupés dans des paquetages (packages) Par exemple le package std_logic_1164 définit un système de valeurs logiques à 9 états.
c) Type de description Comportementale Ce type correspond à expliciter le comportement d un modèle par ses équations Structurelle Ce type correspond à l instanciation hiérarchique d autres composants
Exemple d architecture comportementale
c) Architecture comportementale Tous les objets déclarés dans l entité sont visibles dans l architecture Le processus définit une séquence d instructions qui, dans ce cas Mémorisent les signaux d entrée de manière conditionnelle Modifient systématiquement les signaux de sortie Mettent le processus en veille jusqu à un nouvel évènement Les variables (typées) sont initialisées par défaut à zéro et conservent leur valeur d une activation à l autre
d) Architecture structurelle L architecture str de l exemple fait référence à la même déclaration d entité que le modèle comportemental précédent Elle est composée de 2 parties : La déclaration des composants utilisés L instanciation des composants et leur interconnexion On peut utiliser une connexion explicite par nom (latch) Ou implicite par position (and2) Chaque instance a sa propre étiquette unique Une étape supplémentaire de configuration sera nécessaire pour associer une entité à chaque instance de composant utilisé dans le modèle structurel
Exemple d architecture structurelle
Code de la vue structurelle
Les composants de base de la bibliothèque GATES
e) Environnement de test Il faut instancier le composant à tester Puis lui envoyer un certain nombre de stimulis qui valident le fonctionnement Le modèle VHDL du testbench est donc à la fois comportemental et structurel
Environnement de test
Code de l environnement de test
f) Configuration d un modèle Elle définit les associations entre les composants instanciés dans un modèle et les entités de conception disponibles dans la bibliothèque La partie port map associe les noms de ports de l entité à ceux utilisés dans la déclaration du composant s ils sont différents, sinon elle est inutile.
Configuration de l environnement de test Utilisation du reg4 structurel Utilisation du reg4 comportemental
Configuration du composant structurel
g) Configuration directe Il existe un mode plus simple qui n utilise pas de déclaration de configuration Il utilise alors une instanciation directe, comme dans le fichier initial du reg4 Mais on ne peut plus utiliser la structure for all Il est enfin possible d utiliser la configuration par défaut (sans avoir à la spécifier donc), s il existe une entité d interface identique dans la bibliothèque de travail
Résultat de la simulation