ELE-542 Systèmes ordinés en temps réels. Cours # 5 Traitement des interruptions

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1 ELE-542 Systèmes ordinés en temps réels Cours # 5 Traitement des interruptions Jean-Marc Beaulieu et Bruno De Kelper Site internet: Chapitre 5 Réponse aux évènements 5.1 Aspects matériels du traitement des interruptions 5.2 Exemples Traitement des interruptions Intel x86, Atmel AVR et Motorola MC Méthodes de réponse à un événement 5.4 Traitement par interrogation 5.5 Interruption avec interrogation 5.6 Interruption vectorisée 5.7 Interruption auto-vectorisée 5.8 Traitement des interruptions du PC (Langage C) Systèmes ordinés en temps réel Cours 5 2 Traitement des interruptions cours 5 1

2 L interruption est un mécanisme matériel qui permet au processeur de réagir aux événements asynchrones. Ce mécanisme permet une meilleure utilisation du processeur en lui évitant d avoir à vérifier périodiquement («pooling») si un événement est survenu. Essentiel pour les événements asynchrones Systèmes ordinés en temps réel Cours 5 3 Sous-routine versus Interruption Paramètres sur la pile Appel de sous-routine Début Sauvegarde du contexte Pile Contexte Adresse de retour Paramètre 2 Paramètre 1 Appel d interruption SIGNAL Début Sauvegarde du contexte Pile Contexte Adresse de retour Reg. de statut BSR Récupère du contexte Récupère du contexte Retour Retour Systèmes ordinés en temps réel Cours 5 4 Traitement des interruptions cours 5 2

3 Initialise chaîne Initialise UART oui car. arrivé? non Place car. dans chaîne chaîne pleine? non oui Désactive UART Questionnement versus Interruption Exemple : Lire une chaîne de caractères par le port série (UART) Par questionnement Par interruption Début Retour Pour le ATMega16 Soit 1 2 baud, alors µs/car 128 instructions Fait autre chose initialisation Initialise chaîne Initialise UART interruption Début Place car. dans chaîne chaîne pleine? non Retour Systèmes ordinés en temps réel Cours 5 5 oui UART Désactive UART Mécanisme de base : CPU INT INTA Périphérique 1 - Le CPU accuse réception. 2 - Le périphérique répond par un numéro de vecteur d interruption (sur le Bus de donnée). 3 - Le CPU récupère l adresse de la routine d interruption dans la Table des vecteurs d interruptions. 4 - Le CPU place l adresse de la routine d interruption dans le Compteur de Programme. Le CPU : 1 - Attend la fin de l instruction en cours. 2 - Désactive/Masque les interruptions. 3 - Copie le Reg. de Statut sur la Pile. 4 - Copie le Compteur de Prog. sur la Pile. 5 - Accuse réception de l interruption. 6 - Branche à la routine d interruption. La routine d interruption : 1 - Sauve le contexte sur la pile. 2 - Réarme les interruptions. 3 - Traite l évènement du périphérique. 4 - Récupère le contexte. 5 - Retourne. Systèmes ordinés en temps réel Cours 5 6 Traitement des interruptions cours 5 3

4 Système hiérarchisé : CPU INT INT1 INT2 INTx INTA 2 mécanismes : - Vectorisé : Même que mécanisme de base. - Auto-vectorisé : - Vecteurs placés à des adresses fixes dans la table des vecteurs. - Le CPU se base sur le numéro de l interruption. Périphérique Périphérique Périphérique Périphérique Le CPU : 1 - Attend la fin de l instruction en cours. 2 - Augmente le masque d interruption. 3 - Copie le Reg. de Statut sur la Pile. 4 - Copie le Compteur de Prog. sur la Pile. 5 - Accuse réception de l interruption. 6 - Branche à la routine d interruption. La routine d interruption : Même que mécanisme de base Systèmes ordinés en temps réel Cours 5 7 Motorola : MC68332 TPU RAM (2 kb) IMB QSM CPU (68) chip select EBI clock Test Priorité faible IRQ1 à IRQ7 élevée IACK DSACK AVEC 68 (autres registres) PC SSP VBR SR CCR # Vecteur Adresse Vecteurs RESET Exceptions Masque d interruption 256 vecteurs (32 bits) C 8 - BC C - FC 1-3FC INT1 à INT7 AutoVecteurs TRAP (Réservés) Vecteurs d interruption Systèmes ordinés en temps réel Cours 5 8 Traitement des interruptions cours 5 4

5 Motorola : 1 IRQ1 à IRQ7 5 IACK DSACK 6 AVEC 68 (autres registres) 1 Reçoit IRQ 2 Masque < IRQ? (non ignore) 3 SR Pile 4 Masque IRQ 2 PC SSP VBR SR CCR # Vecteur PC SR Vecteurs RESET Exceptions INT1 à INT7 AutoVecteurs TRAP (Réservés) Vecteurs d interruption Pile 5 Cycle d accusé réception (IACK) 6 Reçoit le # vecteur ou auto-vecteur 7 PC Pile 8 PC Vecteur d interruption Systèmes ordinés en temps réel Cours 5 9 ATMEL AVR : ATMega16 AVR CPU ADC SPI MEM Flash SRAM EEPROM Timer/ Counter Watchdog PORTA PORTB PORTC PORTD Clock Priorité élevée faible IRQ1 à IRQ21 # Vecteur Adresse 2-4 AVR CPU (autres registres) SPH 7 SPL PC SP SREG Global Interrupt Enable Vecteurs RESET External IRQ-IRQ1 21 Auto-Vecteurs (16 bits) A 1C 1E - 28 Timer/Counter à 2 SPI USART ADC autres Systèmes ordinés en temps réel Cours 5 1 Traitement des interruptions cours 5 5

6 ATMEL AVR : # Vecteur 1 Vecteurs RESET 1 IRQ1 à IRQ21 AVR CPU (autres registres) SPH SPL PC SP External IRQ-IRQ1 Timer/Counter à 2 SPI USART ADC autres 7 SREG 3 PC Pile 2 1 Reçoit IRQ 2 GIE (désactive IRQ) 3 PC Pile 4 PC Vecteur d interruption Notes : - Toutes les interruptions sont auto-vectorisées - Chaque interruption est activée par un bit dans un registre du module correspondant - Le GIE bit désactive toutes les interruptions - Le registre de statut n est pas placé sur la pile automatiquement. Systèmes ordinés en temps réel Cours 5 11 INTEL : PIC 8259 PENTIUM (autres registres) IP SP EIP ESP Master x2 INT INTA IRQ IRQ1 IRQ2 IRQ3 IRQ4 IRQ5 IRQ6 IRQ7 9 Flags EFlags CS DS SS autres Interrupt Enable Flag Slave xa INT INTA PIC 8259 IRQ8 IRQ1 IRQ11 IRQ12 IRQ13 IRQ14 IRQ GDTR IDTR # Vecteur - 18 Offset (63) - 4C Vecteurs Exceptions Mode Réel 256 vecteurs (32 bits) C 8-3BC (Réservés) Vecteurs d interruption Mode Protégé C 3FC IRQ à IRQ Systèmes ordinés en temps réel Cours 5 12 Traitement des interruptions cours 5 6

7 INTEL : x2 xa PIC 8259 ICW1 OCW2 OCW3 IRR ISR In Service Register (ISR) Priority Resolver Interrupt Request Register (IRR) Interrupt Mask Register (IMR) IRQ IRQ1 IRQ2 IRQ3 IRQ4 IRQ5 IRQ6 IRQ7 x21 xa1 ICW2 ICW3 ICW4 OCW1 (IMR) Control Logic Data Bus Control Bus Address Bus Note : En temps normal, seuls 2 registres sont utilisés : - Le registre OCW1 pour définir le masque d interruption ex. : outport(x21, (inport(x21) & xf7)); Permet IRQ3 - Le registre OCW2 pour réarmer le 8259 à la fin de la routine d interruption ex. : outport(x2,x2); Réarme le 8259 (Master) Systèmes ordinés en temps réel Cours 5 13 INTEL : PENTIUM (autres registres) IP SP 9 Flags 3 EIP ESP EFlags CS DS SS autres GDTR IDTR 6 # Vecteur INT INTA Vecteurs Exceptions (Réservés) Vecteurs d interruption IRQ à IRQ 1 Flags IP 4 CS # vecteur (Bus de données) 1 Reçoit IRQ 2 CR, IP, Flags Pile 3 Désactive interruptions (IEF 1) 4 Cycle d accusé réception (INTA) 5 Reçoit le # vecteur ou auto-vecteur 6 IP Vecteur d interruption 5 Pile 2 Systèmes ordinés en temps réel Cours 5 14 Traitement des interruptions cours 5 7

8 INTEL : Calcul de l adresse physique des vecteurs IDT Mode Réel : IDTR + # vecteur x 4 63 IDT Mode Protégé : IDTR + # vecteur x 8 Systèmes ordinés en temps réel Cours 5 INTEL : # IRQ Table des interruptions matérielles Ressource Internal Timer (réservé) Keyboard buffer full (réservé) Cascade interrupt from slave PIC (réservé) COM2* COM1* LPT2 (Plug and Play option) / audio / (disponible) Floppy Drive LPT1* Real-Time Clock (disponible) User available Windows Sound System* / (disponible) Onboard mouse port (si pas présent alors disponible) Math coprocessor (réservé) Primary IDE (si pas présent alors disponible) Secondary IDE (si pas présent alors disponible) * Par défaut mais peut être changé Systèmes ordinés en temps réel Cours 5 16 Traitement des interruptions cours 5 8

9 5.3 Méthodes de réponse à un événement De façon théorique, on définit 3 méthodes pour répondre à un événement : Par interrogation Cette méthode consiste à interroger le registre d'états de chaque périphérique pour déterminer s'il requiert l'attention du processeur. Par interruption à priorité verticale Une interruption de priorité supérieure peut interrompre une autre interruption. Par interruption à priorité horizontale La source de l'interruption est déterminée en interrogeant les registres d'états des périphériques connectés au même niveau de priorité. L'ordre d'interrogation détermine la priorité des périphériques. Interruptions Interruptions Interruptions Systèmes ordinés en temps réel Cours Traitement par interrogation Le processeur interroge régulièrement les registres d'états pour savoir si un événement s'est produit. Pas de connexion aux lignes d'interruption. CPU Source des événements registre d'état registre d'état registre d'état Systèmes ordinés en temps réel Cours 5 18 Traitement des interruptions cours 5 9

10 5.4 Traitement par interrogation Début Initialisation UP 1? Traitement UP1 Structure logicielle Boucle sans fin Cas 1 UP1 a la priorité Possibilité que UP2 et UP3 ne soient jamais traitées UP 2? UP 3? Traitement UP2 Traitement UP3 Cas 2 UP1 a la priorité UP2 et UP3 traitées après UP1 Systèmes ordinés en temps réel Cours Traitement par interrogation Le processeur interroge régulièrement les registres d'états CPU Source des évènements registre d'état registre d'état registre d'état Le temps de réponse contient 3 éléments : Temps pour activer le signal (ou l'événement) Temps pour détecter l'événement Temps pour traiter l'événement t s t f t p Temps de réponse = R = t + t + t s f p Systèmes ordinés en temps réel Cours 5 2 Traitement des interruptions cours 5 1

11 5.4 Traitement par interrogation activation détection traitement t s t f t p Temps d'activation (t s ) Ordre de grandeur ~ ns souvent négligeable Temps de détection (t f ) Ordre de grandeur ~ µs (ou plus) Dépend, de façon critique, du nombre de périphériques et de l'ordre d'interrogation Temps traitement (t p ) Nombre d'opérations (instructions) nécessaire au traitement Systèmes ordinés en temps réel Cours Traitement par interrogation Avantages Temps de réponse plus court lorsqu'il y a un (ou peu) de périphériques p-c-q pas la surcharge du changement de contexte Simple à programmer Désavantages Temps de réponse augmente avec le nombre de périphériques Pas moyen d'interrompre un traitement ( R ) Le processeur ne fait pas de travail utile durant l'interrogation "à vide" ( facteur d'utilisation ) Systèmes ordinés en temps réel Cours 5 22 Traitement des interruptions cours 5 11

12 5.5 Interruption avec interrogation Un niveau d'interruption est utilisé. Permet d'interrompre le travail du processeur en arrière-plan. L'interruption n'est pas vectorisée. La source de l'interruption est déterminée en interrogeant les registres d'états des périphériques connectés. CPU Source des évènements registre d'état registre d'état Auto-vecteur registre d'état Systèmes ordinés en temps réel Cours Interruption avec interrogation IRQ Initialise UP2? Traite 2 Structure logicielle Interrogation à l'intérieur de la fonction d'interruption UP3? Traite 3 RTI Systèmes ordinés en temps réel Cours 5 24 Traitement des interruptions cours 5 12

13 5.5 Interruption avec interrogation Le temps de réponse ( R ) se compose des éléments suivants : Latence de l'interruption L i Sauvegarde du contexte C s Traitement de l'interruption A i Temps pour détecter le périphérique t f Temps pour traiter l'événement t p Récupération du contexte C r R = = L L i i + + C C s s + + A ( t i f + C + t r p ) + C r Systèmes ordinés en temps réel Cours Interruption avec interrogation Pour le calcul de la latence d'interruption (L i ), on a 2 cas. 1. Il n'y a PAS d'interruption de plus haute priorité L = L + max ( L i P, L Temps d'activation ( L p ~ t s ) Ordre de grandeur ~ ns souvent négligeable Temps pour terminer l'instruction courante ( L Inst ) Pire cas : temps de l'instruction la plus longue Délai durant lequel les interruptions sont désactivées ( L D ) On considère généralement le pire cas inst D ) Systèmes ordinés en temps réel Cours 5 26 Traitement des interruptions cours 5 13

14 5.5 Interruption avec interrogation Calcul de la latence d'interruption (L i ), deuxième cas : 2. Il n'y a qu une (ou plusieurs) interruption(s) de plus haute priorité L = L + L i P Temps d'activation ( L p ~ t s ) Ordre de grandeur ~ ns souvent négligeable Temps pour terminer le traitement des interruptions plus prioritaires ( L H ) H Systèmes ordinés en temps réel Cours Interruption avec interrogation Avantages Plusieurs périphériques utilisent la même ligne d'interruption Possibilité d'interrompre le traitement d'arrière-plan Désavantages Temps de réponse augmente avec le nombre de périphériques Le processeur ne fait pas de travail utile durant l'interrogation "à vide" ( facteur d'utilisation ) Temps de réponse inclut un délai pour le changement de contexte (C s + C r ) Systèmes ordinés en temps réel Cours 5 28 Traitement des interruptions cours 5 14

15 5.6 Interruption vectorisée 2 architectures possibles CPU CPU 8259 Vecteur Source des événements Vecteur ou auto-vecteur Structure logicielle Le traitement est terminé (automatiquement) par le processeur à partir du vecteur Source des événements Auto-vecteur IRQ Initialise Traite RTI Systèmes ordinés en temps réel Cours Interruption vectorisée Le temps de réponse ( R ) se compose des éléments suivants : Latence de l'interruption L i Sauvegarde du contexte C s Traitement du vecteur d'interruption L IRQV Obtention du numéro de vecteur et du pointeur à la sous-routine de traitement Traitement de l'interruption A i Récupération du contexte C r R = L + C + L + A + C i s IRQV i r Systèmes ordinés en temps réel Cours 5 3 Traitement des interruptions cours 5

16 5.6 Interruption vectorisée Comme avant le calcul de la latence d'interruption (L i ) inclut 2 cas. 1. Il n'y a PAS d'interruption de plus haute priorité L = L + max ( L i P inst, L D ) 2. Il n'y a qu une (ou plusieurs) de plus haute priorité L = L + i P L H Systèmes ordinés en temps réel Cours Interruption vectorisée Avantages Temps de réponse généralement plus petit p-c-q pas d'interrogation Temps de réponse n'augmente PAS avec le nombre de périphériques Plusieurs périphériques peuvent utiliser la même ligne d'interruption Possibilité d'interrompre le traitement d'arrière-plan Possibilité d'interrompre une interruption moins prioritaire Facteur d'utilisation (pas l'interrogation "à vide") Systèmes ordinés en temps réel Cours 5 32 Traitement des interruptions cours 5 16

17 Désavantages 5.6 Interruption vectorisée Temps de réponse inclut un délai pour le traitement du vecteur d'interruption (L IRQV ) Temps de réponse inclut un délai pour le changement de contexte (C s + C r ) Systèmes ordinés en temps réel Cours 5 33 Exemple : Temps de réponse Atmel AVR (Spécifications page 3) Latence d interruption = minimum de 4 cycles = 4 x.68 µs =.27 µs Actions : Sauvegarde du compteur de programme Saut à la fonction d interruption Le retour d une interruption prend aussi 4 cycles. Systèmes ordinés en temps réel Cours 5 34 Traitement des interruptions cours 5 17

18 5.8 Traitement des interruptions du PC (Langage C) Initialisation de la table des vecteurs d interruption En C, setvect() et getvect() setvect() permet d assigner une routine d interruption à un vecteur, (placer le pointeur dans la table d IRQ) getvect() permet d obtenir le pointeur à la routine d interruption présent dans la table d IRQ. Exemple : old_vect = getvect (xc); /* Conserver pour replacer à fin*/ setvect (xc, routine_irq); /* Placer nouvelle routine */ Prototype d une fonction d interruption void interrupt routine_irq(void) Systèmes ordinés en temps réel Cours Traitement des interruptions du PC (Langage C) Attention Ne modifiez que ce que vous devez modifier. Exemple : Rediriger IRQ1 (clavier?) Reconfigurer COM2...(souris?) Si vous utilisez les IRQs sur PC, assurez-vous de les replacer correctement à la fin de votre programme. Systèmes ordinés en temps réel Cours 5 36 Traitement des interruptions cours 5 18

19 Exemple : PC_COM3.c Dans la fonction : int comm_open( ) ( ) oldvec = getvect ( intv ); /* Save old int vector */ disable(); setvect ( intv, serint ); /* Set up SERINT as com ISR */ enable(); Dans la fonction : void comm_close ( void ) ( ) setvect ( intv, oldvec ); Systèmes ordinés en temps réel Cours 5 37 Traitement des interruptions cours 5 19