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1 ELE4301 Systèmes logiques II Page 1 de 8 QUESTION 1 {2 points} En se servant de paramètres électriques donnés dans le Tableau 1 ci-dessous, on désire déterminer la fréquence d opération du compteur présenté à la figure Q1: 1 CK ENT ENP LOAD* QD QC QB QA CLEAR* 1 Figure Q1. Compteur de la question 1. Tableau 1. Paramètres électriques de composants nécessaires. Composant tp HL tp LH t SU t H NON-ET (2 ou plusieurs entrées) 7 ns 4 ns CK à QD-QA 16 ns 10 ns 8 ns 2 ns CLEAR à QD-QA 12 ns ns Calculez la fréquence maximale du compteur modulo 12 (compte 0 à 11) montré à la Figure Q1 cidessus. Bon examen!

2 ELE4301 Systèmes logiques II Page 2 de 8 QUESTION 2 {4 points} Proposez un générateur de signal programmable. Ce générateur est composé de deux composants essentiels seulement: un circuit de génération numérique de signal et un convertisseur numérique à analogique (CNA) à 3 bits. Définissez les amplitudes de la première moitié d un cycle du signal à l aide d une mémoire SRAM de 8 adresses différentes. Le générateur balaiera les 8 données sauvegardées dans le mémoire SRAM deux fois consécutives. Au premier balayage, les données seront prises telles quelles, mais au deuxième, le signe des données sera inversé. Ensuite, il recommence pour délivrer un signal périodique répétitif tel que montré à la Figure Q2 ci-dessous. 8 Valeurs programmées dans la SRAM Axe (Tension) Axe (Temps) Figure Q2. Signal analogique périodique généré. a) Donnez le schéma simplifié de ce générateur et identifiez tous les signaux qui entrent en jeu;

3 ELE4301 Systèmes logiques II Page 3 de 8 b) Concevez la partie numérique de ce générateur: fournissez les diagrammes de phase et d'états.

4 ELE4301 Systèmes logiques II Page 4 de 8 QUESTION 3 {4 points} Concevez un circuit de soustraction binaire à 4 bits. L'algorithme de soustraction est basé sur le complément à 1 nécessitant les étapes suivantes (voir exemple ci-dessous): - complémenter le nombre ayant la valeur négative; - additionner les deux nombres; - si le résultat d'addition présente une retenue, additionner cette retenue au résultat d'addition précédent. Exemple: = = = = 0100 Utilisez un additionneur à 4 bits, une machine séquentielle et un nombre restreint de registres de votre choix pour acquérir les deux nombres à additionner et préserver le résultat. Le soustracteur reçoit deux mots de 4 bits chacun et génère le résultat sur les 4 bits de données de sortie. QUESTION 3 {suite} a) Présentez le schéma bloc complet de votre design.

5 ELE4301 Systèmes logiques II Page 5 de 8 b) Complétez la machine séquentielle (MSA) pour commander la soustraction: fournissez les deux diagrammes (états et phase) de cette MSA.

6 ELE4301 Systèmes logiques II Page 6 de 8 QUESTION 4 {3 points} La Figure Q4 ci-dessous montre le diagramme d'états d'une machine séquentielle. a b c d R DSB SE e f W DSB SE Figure Q4. Diagramme d'états de la question Q4 a) Déterminez les états erronés si l'entrée est asynchrone et que la MSA se trouve dans l'état a et les états a, b et c sont assignés 001, 011 et 111 respectivement. b) Assignez les états dans un tableau pour minimiser la partie IFL de la MSA; c) Assignez les états dans un tableau pour éviter les transitoires. d) Écrivez l'expression booléenne du signal W.

7 ELE4301 Systèmes logiques II Page 7 de 8 QUESTION 5 {7 points} Répondez brièvement mais clairement aux questions importantes suivantes: a) Quel est le nombre de produits disponibles pour une sortie registrée d un circuit programmable de type GAL20V8? Pourquoi? b) Est-il vrai que la technique d assignation bit par état accélère la vitesse d opération d un circuit séquentiel? Pourquoi? c) Est-il possible de réaliser une mémoire RAM dans le FPGA d ACTEL A40M20 (composant utilisé dans le dernier projet)? Quel type de RAM s agit-il (statique ou dynamique)? Quel sera le nombre de bits RAM que vous pouvez intégrer? d) En langage VHDL, expliquez: - la différence entre une variable et un signal; - la différence entre une architecture comportementale et une autre structurée;

8 ELE4301 Systèmes logiques II Page 8 de 8 QUESTION 5 {suite} e) En se servant du module logique d un FPGA présenté ci-dessous, réalis ez une bistable D. 1 0 S 1 S S Schéma du module logique du FPGA d'actel f) Donnez le code VHDL synthétisable du bistable D que vous avez proposé dans la partie e de cette question. Bon examen!

Page de garde, ne pas photocopier.

Page de garde, ne pas photocopier. Page de garde, ne pas photocopier. Page 1 sur 17 UESTION 1 {4 points} La figure ci-dessous montre le diagramme d'états d'une machine séquentielle algorithmique (MSA). A SB Z SE B X C SB Z SE X E X V SB

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