A l'usage des Ecoles d'ingénieurs et des Départements Universitaires de technologie. Du même Auteur COURS SUR LES SYSTEMES LOGIQUES

A l'usage des Ecoles d'ingénieurs et des Départements Universitaires de technologie Du même Auteur COURS SUR LES SYSTEMES LOGIQUES TOME I : SYSTEMES LOGIQUES COMBINATOIRES TOME II : SYSTEMES LOGIQUES SEQUENTIELS TOME III : CALCULATEURS EXERCICES ET PROBLEMES RESOLUS SUR LES SYSTEMES LOGIQUES COMBINATOIRES SUR LES SYSTEMES LOGIQUES SEQUENTIELS SUR LES CIRCUITS NUMERIQUES Par El-M. HARKAT EDITION 211 [1]

TABLE DES MATIERES Introduction.6 I. Les bascules bistables.....8 1.1. Généralités...8 I.2. Définition...8 I.3. Bascule R-S Asynchrone...9 I.4. Bascule R-S synchrone.....19 1.5. Bascule de type D 2 1.5.1. Description...2 I.5.2. Bascule D Latch et bascule normale...22 1.5.2.1. Introduction..22 1.5.2.2.Chronogrammes d une bascule D Latch....23 1.5.2.3. Chronogrammes d une bascule D normale..25 I.6. Bascules synchrones....26 1.6.1. Généralités...26 1.6.2. Bascule R-S Maître-Esclave...26 I.6.3. Bascule J-K Maître-Esclave.....3 I.6.4. Bascule D Maître-Esclave...33 I.6.5. Bascule T (Bascule de Trigger ou Toogle)...34 I.7. Fonction des entrées Preset et Clear.....35 I.7.1. Généralités...35 I.7.2. Entrée horloge (Clk) au niveau bas.36 I.7.3. Entrée horloge (Clk) au niveau haut...38 [2]

II. Circuits de synchronisation....4 II. 1.Transition sur un niveau....41 II. 2.Transition sur front montant.....42 II. 3.Transition sur un front descendant...42 II. 4.Transition sur impulsion positive..... 43 III. Paramètres dynamiques d'une bascule synchrone.44 III.1. Temps de prépositionnement ( Set Up Time) 44 III.2. Temps de maintien (Hold Time).46 III.3. Temps de propagation.49 III.3. 1.Temps de propagation "TpLH".. 49 III.3. 2.Temps de propagation "TpHL".. 49 IV. Panorama des bascules synchrones 5 IV.1. Bascules synchrones en technologie TTL 51 IV.1.1. Bascules "D"..51 IV.1.2. Bascules "J-K.53 IV.2. Bascules synchrones en technologie CMOS...55 IV.2.1. Bascules "D"...55 IV.2.2. Bascules "J-K..56 V. Applications des bascules...57 V.1. Généralités...57 V.2. Cas particuliers 59 V.3. Analyse fonctionnelle de quelques circuits...6 Exercice N 1 6 Exercice N 2 61 [3]

Exercice N 3 62 Exercice N 4. Registre à décalage...63 Exercice N 5. Générateur pseudo-aléatoire....63 Exercice N 6 Détecteur de front d'une impulsion...64 Exercice N 7. Détecteur de sens.de rotation. 65 Exercice N 8. Analyse des registres CSR.. 66 Exercice N 9. Etude matricielle des registres à réaction. 67 Exercice N 1. Registre à décalage....68 Exercice N 11. Registre à décalage....68 Exercice N 12. Train d'impulsions.7 Solution de l' Exercice N.1...72 Solution de l' exercice N.6...74 Solution de l' exercice N.7...76 Solution de l' exercice N.8......79 Solution de l' exercice N.9...83 Solution de l' exercice N.1.... 86 Solution de l' exercice N.12....89 V.4. Registres.....94 V.4.1. Généralités...94 V.4.2. Registres à décalage.94 V.4.2.1. Introduction..94 V.4.2. 2.Types principaux de registres...95 V.4.2.3. Registres à entrée série et sortie série...96 V.4.2.4. Registres à entrée série et sorties parallèles.. 98 [4]

V.4.2.5. Registres à entrées et sorties parallèles..98 V.4.3. Registres à décalage à réaction....99 V.4.3.1. Introduction..99 V.4.3.2. Exemple : Générateur pseudo aléatoire..15 V.4.3.3. Codage à registre à décalage à réaction...16 V.4.3.4. Exemple de codeur.....111 V.4.3.5. Schéma pratique du codeur à réaction.115 V.4.3.6. Décodage à registre à décalage à réaction...118 V.4.3.7. Schéma pratique du décodeur à réaction.123 Schémas de brochage des bascules utilisées....127 Bibliographie.. 128 [5]

INTRODUCTION Il est, sans doute, utile de rappeler que les bascules présentées dans ce livre ont été étudiées dans le livre intitulé «Systèmes Logiques Séquentiels» du même auteur. Ce dernier se penche, essentiellement, sur la synthèse des systèmes logiques réalisés à l aide de bascules. Néanmoins ce qui a été vu reste insuffisant pour ceux qui veulent maîtriser la manipulation de cet élément dans un esprit analytique. Cet ouvrage s adresse à tous ceux qui s intéressent à étudier les bascules de tout prêt. Il s adresse non seulement aux étudiants spécialisés en électronique mais aussi aux utilisateurs de l électronique. A travers les exemples qui ont été présentés, et dont certains sont accompagnés de leur solution, nous avons essayé d assurer une liaison étroite entre les phénomènes de base et les applications afin d abolir cette barrière artificielle qui apparaît entre le savoir et le savoir faire. [6]

Nous espérons que ceux qui travaillent dans la théorie des codes trouvent dans ce document une aide précieuse pour démystifier l esprit théorique. Nous serions reconnaissant aux lecteurs de bien vouloir nous faire part de leurs critiques et de leurs suggestions. [7]

LES BASCULES ET LEURS APPLICATIONS I. LES BASCULES BISTABLES. 1.1. GENERALITES. Ce sont des circuits dont les sorties possèdent deux états stables 1 ou. Ils ont la propriété de conserver ces états stables après la disparition du ou des niveaux logiques qui ont leur donné naissance. Ces circuits sont considérés comme des éléments de mémoire capables d'emmagasiner et de fournir une unité d'information, c'est-à-dire un bit. La bascule ou «FLIP-FLOP» est le type le plus simple de ces nouveaux circuits. Il existe deux types de «FLIP-FLOP», les «FLIP-FLOP asynchrones» et les «FLIP-FLOP synchrones». Dans cette théorie, nous examinerons la bascule R-S et ses dérivées, la bascule J-K, la bascule D et la bascule T commandées par une horloge. 1.2. DEFINITION. Une bascule est un opérateur susceptible de basculer, c est-à-dire de changer d état sur commande et de conserver le nouvel état jusqu à l apparition d une nouvelle commande. Ces opérateurs ayant la propriété de conserver une information, ou «1», réalisent la «FONCTION MEMOIRE». Cette fonction est omniprésente dans les circuits séquentiels utilisant des mémoires [8]

explicites. Les bascules trouvent leurs applications dans les compteurs, les registres ou dans les générateurs de séquences. Le schéma synoptique général d une bascule est donné par la fig.1. Les variables e 1,e 2, e 3,,,e p représentent les entrées de commande de la bascule, ses sorties. étant la sortie NORMALE et sa sortie INVERSE. L état de Q indique l état de la bascule. La sortie Q de la bascule à un instant donné dépend de la valeur des variables d entrée et de l état antérieur de Q, ce que nous traduisons par l équation générale suivante: Q t+t = F(Q t ;E t ) avec T > Où: Q t+t représente l état futur de la sortie de la bascule (notée parfois Q + ). Q t : Représente l état présent la bascule (notée parfois Q). de la sortie de E t : Représente l état d entrée de la bascule (noté parfois E). e 1 e 2 e n BASCULE Q Q Fig.1. 1.3. BASCULE R-S ASYNCHRONE. [9]

La structure la plus simple d une bascule R- S est constituée de deux opérateurs «NAND» (ou NOR) retro-couplées comme le montre la fig.2. a) Bascule R-S réalisée b) Bascule R-S réalisée à l aide de portes NAND. à l aide de portes NOR. Les figures 2c et 2d représentent, respectivement, leur symbole. c) Symbole de la bascule d) Symbole de la Bascule R-S (NAND). R-S( NOR). Fig.2.Schéma logique de la bascule R-S et son symbole. Les sorties de la bascule R-S réalisée à l aide de portes NAND sont régies par les équations suivantes: Les sorties de la bascule R-S réalisée à l aide de portes NOR sont régies par les équations suivantes : [1]

N.B.: Q + représente l état futur; Q l état présent. Les conditions de fonctionnement de la bascule R-S réalisées à l aide de portes NOR sont comme suit: La sortie de la bascule prend la valeur «1» lorsque l entrée est à «1» et reste dans cet état à la disparition de. Elle revient à lorsque R est à «1» et reste dans cet état lorsque R revient à. Les entrées et de la bascule jouent, respectivement, le rôle de «REMISE A ZERO» et de «MISE A UN». La bascule est dite SET lorsque et, elle est dite RESET lorsque et. Les entrées et sont actives au niveau logique HAUT. Les fig.3 et 4 examinent le fonctionnement de cette bascule au moyen d'un tableau présentant tous les cas successifs que l'on peut rencontrer. Elles permettent de suivre l'évolution du circuit à partir de la mise sous tension. Les états des entrées sont indiqués pour chaque cas ainsi que les états des sorties correspondants. Nous voyons qu'il existe dans cette bascule une entrée R et une entrée S. Les explications suivantes porteront sur la bascule R-S réalisée à l'aide de portes NOR. Celles réalisées à [11]

l'aide de portes NAND seront laissées à l'initiative du lecteur. Dans le premier cas, seul l'état d'une des deux entrées des portes NOR est connu (niveau BAS). On ne peut donc pas dire quel est l'état des sorties, en effet, celui-ci dépend de l'état de la deuxième entrée du NOR. Dans le second cas, on applique un niveau H sur l'entrée R, ce qui a pour effet de forcer le premier NOR à. Ce ramené sur l'entrée supérieure du second NOR force la sortie de celui-ci à 1. Cette sortie étant ramenée sur l'entrée inférieure du premier NOR vient confirmer le forçage de celui-ci à. On aboutit ainsi au premier état stable de la bascule (RESET). Dans le troisième cas, R est revenu à, on constate que compte tenu de l'état antérieur, la bascule est maintenue RESET, le premier NOR étant forcé à par son entrée inférieure. La sortie du second NOR est alors maintenue à 1 car ses deux entrées sont à l'état. On a mémorisé l'effet provoqué par R = 1 dans le deuxième cas. Dans le quatrième cas, S passe à 1 et vient forcer le second NOR à. Par le même processus dû au rétro-couplage des NOR, on aboutit ainsi à la mise à 1 de la bascule ou SET (deuxième état stable). Dans le cinquième cas, S est revenu à, on constate le maintien de la bascule à 1. [12]

Dans le sixième cas, R et S sont à 1 simultanément et les deux portes NOR sont forcées à. Cet état est interdit pour la bascule R-S. Fig.3. [13]

Fig.4. [14]

La table de vérité de la bascule R-S, donnant l état futur (Q + ) en fonction de l état présent Q et des entrées R et S est donnée par la fig.5. Notons que dans le cas où, la sortie Q + n est pas définie, la valeur correspondante est indiquée par le symbole. Par la suite cette combinaison sera interdite pour la bascule. L analyse du tableau de la fig.5, nous donne les caractéristiques de fonctionnement de R-S (fig.6). Fig.5. Table de vérité de R-S. Fig.6. Caractéristiques de fonctionnement de R-S. Tenant compte de ces considérations nous pouvons simplifier la table de vérité et la représenter soit, sous forme de table réduite (fig.7), soit sous forme de table des transitions (fig.8). [15]

Fig.7. Table de vérité réduite de R-S. Fig.8. Table des transitions de R-S. On peut, également, à partir de la table de vérité de la fig.5, écrire l équation caractéristique de R-S. Pour cela, nous allons représenter Q + sur une table de KARNAUGH puis nous en déduisons la forme simplifiée (fig.9). Comme on peut le constater, nous avons quatre cas, suivant les valeurs attribuées aux conditions indifférentes 1 et 2. S R Q 1 1 1 Q + 2 1 Fig.9 1er.Cas:. fig.1: Le logigramme correspondant est donné par la [16]

S R Q S R Q Q Fig.1. Système à MARCHE PRIORITAIRE car si S = R = 1 alors Q + = 1 son état antérieur. Ce schéma est équivalent à celui réalisé à l aide de portes NAND. En effet;, peut s écrire: Posons: ce qui nous donne: D où les équations des sorties et : Se sont bien les équations des sorties de la bascule R-S réalisée à l aide des portes NAND. 2 ème Cas: Le logigramme correspondant est donné par la fig.11. S R Q Fig.11. Système à ARRET PRIORITAIRE car si S = R = 1 alors Q + = son état antérieur. R S Q Q [17]

Ce schéma est équivalent à celui réalisé à l aide de portes NOR. En effet; Posons:, il vient donc; D où les équations des sorties et : Se sont bien les équations des sorties de la bascule R-S réalisée à l aide des portes NOR. 3ème Cas: Le logigramme correspondant est donné par la fig.12. 4ème Cas: Le logigramme correspondant est donné par la fig.13. [18]

Fig.13.Mémoire à entrées simultanées passives (R=S=1) Q reste dans son état antérieur (Q + =Q). 1.4 BASCULE R-S SYNCHRONE. Dans une bascule R-S asynchrone, les ordres appliqués aux entrées R et S provoquent, immédiatement, le changement d état correspondant. Par contre, dans une bascule R-S synchrone, l exécution de l ordre n intervient qu'avec l impulsion d horloge. Pour synchroniser ce type de bascule, il suffit de valider les entrées R et S par une horloge (H) et, faire en sorte que lorsque H=; les entrées n ont aucun effet sur l état de la bascule. Ceci nous amène à modifier et remplacer les circuits des fig.2a et 2b par ceux des fig.14a et 14b. a) R-S réalisée à l aide b) R-S réalisée à l aide De portes NOR De portes NAND. fig.14. Bascule R-S synchrone. [19]

En se reportant à la fig.14, on remarque que lorsque H =, les portes de transfert sont inhibées et les informations des entrées R et S ne sont pas transmises à la bascule. Par contre lorsque H = 1, les portes sont validées et la bascule «recopie» les informations de ses entrées. Les fig.15a et 15b donnent la table de vérité et les chronogrammes de la bascule RSH. H R S Q + Q + 1 Q Q 1 1 1 1 1 1 1 1 1 x x x x Q Q a) Table de vérité de RSH h S R Q Fig.15. b) Chronogrammes de RSH t t t t 1.5. BASCULE DE TYPE «D». 1.5.1. DESCRIPTION. Les bascules examinées précédemment possédent deux entrées pour positionner la bascule à un état déterminé. [2]

L'une R permettait de mettre la bascule à (position RESET), l'autre S permettait de mettre la bascule à 1 (position SET). La bascule D est dérivée de la bascule R.S.H. Elle possède, quant à elle, une seule entrée «D» pour positionner les sorties. Pour cela on place un inverseur entre l'entrée S et l'entrée R de la bascule R.S.H. L'entrée S devient l'entrée D de la bascule comme le montre la fig.16. Fig.16. Bascule de type «D». La sortie devient. En effet, dans cette bascule, les sorties et sont toujours complémentaires. Lorsque H=1 et D=1, alors et. La bascule D se trouve donc à l'état 1, ( =1 et. Lorsque H=1 et D=, alors et. La bascule D se trouve donc à l'état, ( = et. [21]

Lorsque H passe à l'état, la bascule reste dans l'état où elle se trouvait avant que l'entrée H ne passe à, c'est-à-dire qu'elle est SET ou RESET. C'est la position mémoire, l'entrée D n'a désormais plus d'action sur les sorties et. En résumé : à chaque impulsion de H, la sortie de la bascule «recopie» l état appliqué à l entrée, notée, suivant la table de vérité de la fig.17. De cette dernière on peut déduire l expression logique de qui est égale à: La fig.18 donne la table des transitions de cette même la bascule. Fig.17. Table de Vérité. Fig.18.Table des transitions. 1.5.2. BASCULE «D LATCH» ET BASCULE «D NORMALE». 1.5.2.1. INTRODUCTION. La bascule existe sous deux versions: [22]

*La à verrouillage (ou bistable LATCH, qui commute sur le front arrière de l'impulsion d'horloge, voit sa sortie suivre les changements d état de son entrée tant que l horloge est au niveau HAUT. L horloge revenant au niveau BAS, elle verrouille la sortie sur le dernier état apparaissant sur. Le circuit SN 7475 en est un exemple de ce type de bascule. *La D normale(en l occurrence la SN 7474 N): qui commute sur le front montant de l impulsion d horloge, après quoi, l horloge étant haute ou retournant à zéro, l état de l entrée D peut changer sans influer sur la sortie Q. 1.5.2.2. CHRONOGRAMME D'UNE BASCULE D LATCH. Les chronogrammes de la bascule «D LATCH» sont donnés par la fig.19. Fig.19. Chronogrammes de la bascule «D LATCH». [23]

A l'instant t1: l entrée de données D passe à 1 mais cette entrée n'est pas prise en compte, en effet, elle n'est pas validée par H (les sorties et ne changent pas d'état. A l'instant t2: l entrée de données D revient à mais il n'y a toujours pas d'effet sur les sorties car H =. A l'instant t3: l'entrée H passe à 1 mais comme D est à, la bascule demeure en position RESET ( = et. A l'instant t4: D passe à 1, ce changement d'état se produisant lorsque H = 1 est recopie sur les sorties de la bascule de telle sorte que celle-ci devient SET ( =1 et pendant le temps où D est maintenu à 1. A l'instant t5: D revient à, ce changement de niveau, intervenant lorsque H = 1, est recopie sur les sorties de la bascule de telle sorte qu'elle redevient RESET ( et. A l'instant t6: D passe à 1, la bascule redevient SET ( et car H = 1 A l'instant passe en position mémoire. t7: H passe à, la bascule [24]

à l'instant t8: D passe à mais ce changement d'état de l'entrée D n'est pas pris en compte par la bascule car H =. à l'instant t9: H passe à 1 et comme D est à, la sortie Q passe également à : la bascule devient RESET ( = et. 1.5.2.3. Chronogrammes de la bascule D normale. Les chronogrammes de la bascule «D normale» sont donnés par la fig.19 bis. Fig.19 bis.chronogrammes de la bascule D normale type SN7474. Pour cette bascule l'information doit êtree stable juste avant l'arrivée du front montant de l'horloge. Nous laissons le soin au lecteurr d analyser le fonctionnment de cette bascule. [25]

1.6. BASCULES SYNCHRONES. 1.6.1. GENERALITES. Les bascules synchrones sont conçues à partir de bascules asynchrones que l'on associe dans la configuration dite «MAÎTRE ESCLAVE». La première des bascules synchrones est la bascule «MAÎTRE», la seconde «l ESCLAVE». Dans cette théorie, nous examinerons le fonctionnement de quatre types de bascules «MAÎTRE ESCLAVE» à savoir; la bascule RSH, la bascule, J-K, la bascule D et la bascule D. toutes ces bascules ont un fonctionnement synchrone comme nous allons le voir dans les lignes qui suivent. 1.6.2. BASCULE R-S MAITRE-ESCLAVE (MASTER-SLAVE). Si nous connectons deux bascules RSH en cascade, comme c est indiqué à la fig.2, en envoyant sur la deuxième bascule le signal d horloge complémenté (H), on obtient une bascule RSH dite «Maître-Esclave». La première bascule est le «Maître» la seconde l'«esclave». [26]

Fig.2. Bascule RSH Maître-Esclave synchrone. Fonctionnement: La première bascule (Maître) stocke l information en fonction de l état de ses portes d entrées et la seconde (l Esclave), sous l influence du même signal d horloge appliqué aux portes de transfert, reçoit l information stockée par le Maître. Lorsque H=: Le maître est isolé (fermé), l esclave recopie les valeurs inscrites sur les sorties du maître (esclave ouvert). Lorsque H passe de à «1»: Le maître est ouvert et l esclave fermé. L information, à l entrée du maître est transmise à ses sorties et ne peut accéder à l esclave du fait que les portes de transfert sont fermées (H=1; H=). Lorsque H passe de «1» à : Le maître est fermé et l esclave ouvert. L information stockée par le maître est transférée à l esclave. Il faut noter que, pendant le passage de à 1 de [27]

H, l esclave doit se fermer avant que le maître ne s ouvre, sinon il y aura glissement des informations. De la même façon lorsque H passe de 1 à ; le maître doit se fermer avant que l esclave ne s ouvre. Toutes ces considérations sont résumées sur la fig.21. Fig.21. Pendant la transition 1 de H, l esclave se ferme en premier et le maître s ouvre en second. Pendant la transition 1 de H, le maître se ferme en premier et l esclave s ouvre en second. Le tableau de la fig.22 résume les différents états du maître et de l esclave. [28]

ETAT DE H 1 1 1 ETAT DU MAITRE Fermé (bloqué) Fermé (bloqué) Ouvert (passant) Fermé (bloqué) Fermé (bloqué) Fig.22. ETAT DE L ESCLAVE Ouvert (passant) Fermé (bloqué) Fermé (bloqué) Fermé (bloqué) Ouvert (passant) Toutes ces considérations sont représentées sur les chronogrammes de la fig.23. La combinaison S=R=1 est interdite car la bascule étant instable. Fig.23. Exemple de chronogrammes de la bascule RSH La table de vérité de cette bascule est donnée par la fig.24 où Q n+1 indique l état de la [29]

bascule après l impulsion d horloge. La combinaison est toujours interdite. Fig.24. 1.6.3. BASCULE J-K SYNCHRONE MAITRE-ESCLAVE. La bascule RSH précédente comporte une combinaison interdite à l entrée car elle mène à une situation indéterminée à la sortie. Pour lever cette interdiction il suffit de relier, d une part, la sortie à l opérateur NAND qui reçoit et, d autre part la sortie Q à l opérateur NAND qui reçoit et. Il est facile de vérifier que le circuit obtenu, en rebaptisant les entrées et par et respectivement, admet la combinaison:. Le schéma logique (ou logigramme) de cette [3]

mémoire, appelée «Bascule J-K», est donné par la fig.25. Fig.25. Bascules J-K Maître-Esclave synchrone. Les fig.26,27 et 28 donnent respectivement la table de vérité, la table des transitions et le symbole utilisé dans les diverses applications auxquelles elle est destinée. Fig.26. Fig.27. Fig.29. La fig.3 donne les chronogrammes de cette bascule. Examinons ces derniers pour illustrer son fonctionnement. [31]

Fig.3. Exemple de chronogrammes de la bascule J-K. Juste avant le premier front actif de l'horloge, les entrées et sont à. Donc lors de ce front, la bascule ne commute pas et la sortie reste dans l'état où elle se trouve, c'est-à-dire ici l'état. Avant l'application du premier front descendant de l'horloge, l'entrée l'état 1. La sortie passe à du maître passe donc à l'état1. Lorsque l horloge revient à l esclave recopie l état du maître (Q esclave = 1). Lors de la deuxième impulsion Q=1,J=1 et K=; la bascule reste dans cet état. Au troisième front montant de l'horloge, J=1 et K=. La bascule qui était à l'état 1 reste [32]

dans cet état. Au milieu de l impulsion 3 Q maître =1,J=1, K=1 ; la bascule change d état. Elle était à 1, elle se met à. Lorsque H revient à l esclave recopie l état du maître. L analyse des chronogrammes de la fig.27 montre que lorsqu un ordre est appliqué à la bascule le maître l exécute lors du passage de H de à 1, l esclave l exécute lorsque H passe de 1 à. Contrairement à la bascule "J-K" décrite précédemment, une majorité de bascules "J-K" sont sensibles aux fronts descendants ( ) du signal d'horloge et non pas aux fronts montants ( ). 1.6.4. BASCULE «D» SYNCHRONE MAITRE-ESCLAVE. La bascule est obtenue à partir d'une bascule à laquelle on a ajouté un inverseur entre l entrée et l entrée de manière à avoir Fig.31. J Clk K Bascule J-K Maître Esclave Q Q D Ck Bascule D Maître Esclave Q Q Fig.31. Bascule D Maître-Esclave. [33]

Pour la table de vérité et la table des transitions on peut se référer aux figures 17 et 18 de la page 21. 1.6.5.BASCULE T (BASCULE DE TRIGGER OU TOOGLE). La sortie de la bascule T s inverse pour chaque impulsion appliquée à l entrée T. Il constitue un diviseur par deux puisque deux impulsions successives appliquées à l entrée n en fourniront qu une à la sortie. C est pourquoi on le qualifie de «DIVISEUR BINAIRE». Il peut être doté d une entrée horloge qui peut le faire changer d état à son rythme. La bascule T s obtient à partir de la bascule J-K en injectant le même signal dans les entrées J et K (Fig.33a). Cette bascule peut être dotée d'une entrée Horloge (Fig.33b). Les chronogrammes de ces deux types de bascules sont donnés par les fig.34 et 35. Fiog.33. Bascule T. [34]

Fig.34. Chronogrammes De la bascule T. Fig.35. Chronogrammes de la bascule T synchrone. 1.7. FONCTIONS DES ENTREES PRESET ET CLEAR. 1.7.1. GENERALITES. Il reste à ajouter aux schémas précédents des bascules "J-K" et "D" des entrées de remise à et de remise à 1, appelées généralement CLEAR et PRESET. Celles-ci sont connectées comme le montre la fig.36 qui représente donc le schéma d'une bascule D MAÎTRE ESCLAVE avec les entrées CLEAR et PRESET. Ces dernières sont asynchrones et agissent de façon prioritaire, c est-à-dire, si on impose un niveau bas sur l entrée Preset (ou Clear) la sortie normale (Q) de la bascule se met au niveau «HAUT» (ou niveau BAS) et restera dans cet état quelque soit les états des autres entrées. [35]

Fig.36. Schéma d une bascule D avec ses entrées asynchrones. Voyons maintenant comment fonctionnent les entrées CLEAR et PRESET. 1.7.2. ENTREE HORLOGE (CLK) AU NIVEAU BAS. Si l'entrée Clk est à l'état, l'esclave est verrouillé. Puisque l'entrée de commande C de l'esclave est portée à l'état, les sorties des portes NAND 5 et 6 se trouvent à l'état 1, quel que soit l'état de D. L'étage de sortie de la bascule D, composé des portes NAND 7 et 8, constitue une bascule RS à portes NAND analogue à celle examinée dans la théorie précédente. Les schémas des fig.37a et 37b sont donc équivalents. [36]

Pour mettre la bascule D à l'état 1, il faut positionner l'entrée CLEAR à l'état 1 et l'entrée PRESET à l'état. Celle-ci est bien l'entrée de remise à 1 et elle est active à l'état. Fig.37. Schéma équivalent de l étage de sortie de D De même, pour mettre la bascule à l'état, il faut positionner l'entrée PRESET à l'état 1 et l'entrée CLEAR à l'état. Cette dernière est donc bien l'entrée de remise à et elle est active également à l'état. Si l'on porte les deux entrées CLEAR et PRESET à l'état, les sorties sont forcées à l'état 1. Cette combinaison des entrées CLEAR et PRESET est rarement utilisée. [37]

1.7.3. ENTREE HORLOGE (CLK) A L ETAT HAUT. Le MAÎTRE est verrouillé puisque l'entrée de commande C est à l'état et l'esclave est transparent. Positionnons l'entrée CLEAR à l'état 1 et appliquons une impulsion négative sur l'entrée PRESET. Comme on le voit sur la fig.36, cette impulsion va faire commuter la bascule R-S composée des portes NAND 3 et 4 à l'état 1. Puisque l'esclave est transparent (C=1), Les sorties vont recopier. La bascule D va donc se porter à l'état 1. Positionnons maintenant l'entrée PRESET à l'état 1 et appliquons une impulsion négative sur l'entrée CLEAR. Cette fois, l'impulsion va faire commuter la bascule R-S à l'état. Puisque l'esclave est transparent, les sorties vont recopier. La bascule D va donc se porter à l'état. De même, si l'on porte les deux entrées CLEAR et PRESET à l'état, les sorties sont forcées à l'état 1 par l'intermédiaire des portes NAND 7 et 8. Il est à noter que dans ce [38]

cas l'état des sorties est identique. On ne peut plus parler alors de sorties complémentaires. Ce cas est donc très rarement utilisé et certains constructeurs le considèrent même comme interdit. De plus, cet état n'est pas stable. Il ne persiste pas si les entrées CLEAR et PRESET reviennent à leur état inactif (c'està-dire 1 dans notre cas). Dans ce cas de figure, où les entrées Preset et Clear agissent sur les sorties de la bascule par l'application d'un niveau BAS, on dit que Preset et Clear sont actives au niveau BAS et sont représentées sur le schéma synoptique par un petit cercle Fig.38a (celles qui sont actives au niveau HAUT n ont pas de petit cercle fig.38b). D Ck Preset Bascule D Q Q D Ck Preset Bascule D Q Q Clear a) Bascule D avec entrées asynchrones actives niveau BAS Clear b)bascule D avec entrées asynchrones actives niveau HAUT Fig.38. En résumé, quel que soit l'état logique des entrées D et CLOCK, les entrées asynchrones CLEAR et PRESET sont prioritaires et leur fonctionnement est résumé par la table de vérité [39]

de la fig.39. Les croix X placées dans les cases D et CLOCK signifient que l'état de ces deux entrées n'a aucune incidence sur l'état des sorties de la bascule lorsqu'au moins une des deux entrées asynchrone est active. Fig.39. Table de vérité de la bascule D Maître-Esclave examinée avec les entrées asynchrones. Dans tous les cas il faut désactiver les entrées asynchrones pour que la bascule puisse commuter sur le front actif (front montant ou front descendant) du signal d'horloge. N.B.; Ce qui vient d'être dit pour la bascule D, au sujet des entrées asynchrones, peut être réitéré pour les bascules J-K et T. II. CIRCUITS DE SYNCHRONISATION. Les bascules synchrones sont dotées d une entrée horloge H(Clk) qui permet le changement de l état des variables de sortie lorsqu elle [4]

est active. Le changement de la sortie peut se produire soit par niveau, soit par transition de l horloge. Pour ce faire l entrée horloge est dotée d un circuit de synchronisation qui permet d obtenir le fonctionnement désiré. II.1. TRANSITION SUR UN NIVEAU. La transition sur un niveau du signal d horloge est employée dans les bascules à verrouillage (en anglais «BASCULE LATCH». Les circuits d horloge de ces bascules se limitent à deux cellules NAND, dont on met en commun une entrée de manière à contrôler, sur le niveau haut d une impulsion, le passage vers les entrées de la bascule (fig.4). Un inverseur est ajouté au circuit d horloge lorsque le passage doit s effectuer sur un niveau bas. Le circuit SN7475 en est un exemple. Pour ce type de circuit, tant que l horloge est haute, tous les états à l entrée D sont transmis à la sortie. Lorsque l horloge revient au niveau bas, elle verrouille la sortie sur le dernier état enregistré. E1 H E2 B A S C U L E Q Q E1 H E2 B A S C U L E Q Q Fig.4. Bascule à vérouillage, ou bascule «LATCH» [41]

II.2 TRANSITION SUR FRONT MONTANT (OU FRONT ASCENDANT). La transition sur un front montant d horloge est obtenue par un circuit d horloge faisant office d un détecteur de front montant d une impulsion. Ceci est obtenu par l association d un inverseur et d une porte «ET» comme l indique la (fig.4a). Son fonctionnement est résumé par les chronogrammes de la fig.4b et, son symbole est donné par la fig.4c. Pour analyser le fonctionnement de ce circuit il faut tenir compte du temps de propagation à travers l inverseur qui est de l ordre de 1ns. Exemple de circuit: le SN 7474. II.3 TRANSITION SUR UN FRONT DESCENDANT. Le même principe est utilisé pour ce cas, mais on détecte le front descendant de l impulsion. Ceci est obtenu grâce au circuit de la Fig.41a. Son fonctionnement est résumé par les chronogrammes de la Fig.41b. Le symbole utilisé est celui de la Fig.41c. Exemple de circuit: le SN 7473. [42]

Fig.41. Transition sur front descendant. II.4. TRANSITION SUR IMPULSION POSITIVE. Ce type de circuit est utilisé dans les bascules maître-esclaves où le changement des sorties a eu lieu pendant la transition complète d une impulsion d horloge. Les circuits d horloge propres aux bascules maître-esclaves et la représentation symbolique des signaux appropriés sont reproduits à la Fig.42a et 42b. Exemple de circuit: SN 7419. Clk a) Circuit de Synchronisation Clk B A S C U L E b) Symbole Q Q Fig.42. Transition sur impulsion positive. [43]

La transition sur impulsion négative est également possible. Le circuit de synchronisation est obtenu à partir du précédent par inversion de Clk. Le symbole correspondant est identique au précédent mais avec un petit cercle à l entrée Clk. Exemple de circuit: SN 7476.Dans ce type de bascule les ordres appliqués aux entrées synchrones J et K sont pris en compte lors du front descendant de l impulsion d horloge. III. PARAMETRES DYNAMIQUES D'UNE BASCULE SYNCHRONE. Pour obtenir un fonctionnement correct du circuit utilisé il faudra respecter un certains nombre de paramètres dont les principaux sont: * TEMPS DE PREPOSITIONNEMENT (SET UP TIME). * TEMPS DE MAINTIENT (HOLD TIME). * TEMPS DE PROPAGATION. III.1. TEMPS DE PREPOSITIONNEMENT (SET UP TIME). Le temps de prépositionnement est le temps minimal pendant lequel la donnée présente sur l'entrée doit rester stable avant le front actif du signal d'horloge pour que celle-ci soit reconnue. Si ce temps n'est pas respecté, la donnée ne sera pas prise en compte par le circuit. La fig.43 illustre le temps de [44]

prépositionnement (tsetup) lorsque la donnée à mémoriser est au niveau L. Fig.43. Temps de prépositionnement d une donnée au niveau Low. V réf correspond à la tension de basculement des portes du circuit : V ref = 1,5 V en technologie TTL standard. V ref = 1,3 V en technologie TTL - LS. V ref = VDD/2 en technologie C.MOS, VDD étant la tension d'alimentation du circuit. La fig.44 illustre le temps de prépositionnement lorsque la donnée à mémoriser est au niveau H. Fig.44. Temps de prépositionnement d une donnée au niveau Haut. [45]

Les deux chronogrammes des fig.43 et 44 sont souvent réunis en un seul dans les catalogues de constructeurs, comme le montre la fig.45. Les périodes hachurées indiquent que la donnée peut varier d'un niveau à l'autre sans qu'il n y ait d influence sur le comportement du circuit. Fig.45. Temps de prépositionnement d une donnée au niveau L ou au niveau H. III.2. TEMPS DE MAINTIENT (HOLD TIME EN ANGLAIS) D'UNE DONNEE SUR UNE ENTREE SYNCHRONE. Le temps de maintien est le temps minimal pendant lequel la donnée, présente sur l'entrée, doit rester stable après le front actif de l'horloge pour que cette donnée soit reconnue. La fig.46 illustre le temps de maintien (thold) si la donnée à mémoriser est au niveau L. [46]

Fig.46.Temps de maintien (thold) d une donnée au niveau L. La fig.46 illustre le temps de maintien lorsque la donnée à mémoriser est au niveau H. Fig.47. Temps de maintien (thold) d une donnée au niveau H. Les deux chronogrammes des figures 46 et 47 peuvent, de la même façon que précédemment, être réunis en un seul, comme le montre la fig.48. [47]

Fig.48. Temps de maintien (thold) d une Donnée au niveau H ou au niveau L. Et, si nous regroupons, les deux chronogrammes qui représentent les temps de prépositionnement et de maintien en un seul, on obtient ceux de la fig.49. Fig.49. Temps de prépositionnement (tsétup) et de maintien (thold). [48]

III.3. TEMPS DE PROPAGATION D'UNE ENTREE A UNE SORTIE. III.3.1. TEMPS DE PROPAGATION "TPLH". Le temps de propagation tplh est le temps qui s'écoule entre l'instant où l'entrée de commande devient active et l'instant où la sortie passe du niveau L au niveau H. Cette commande peut être l horloge, CLEAR ou PRESET. Ce temps noté tplh est spécifié pour une entrée donnée (CLOCK, CLEAR ou PRESET) et une sortie donnée ( ). En pratique, ce temps correspond au retard apporté par les portes internes du circuit. La fig.5 illustre le temps tplh. Fig.5. Illustration du temps de propagation tplh. III.3.2. TEMPS DE PROPAGATION "TPHL" Le temps de propagation tphl est le temps qui s'écoule entre l'instant où l'entrée de [49]

commande devient active et l'instant où la sortie passe du niveau H au niveau L. La fig.51 illustre ce temps tphl. Fig.51. Illustration du temps de propagation tphl. Après avoir examiné les principes de fonctionnement et les caractéristiques des bascules D et JK, faisons un bref tour d'horizon sur les circuits intégrés disponibles sur le marché. IV. PANORAMA DES BASCULES SYNCHRONES DISPONIBLES SOUS FORME DE CIRCUITS INTEGRES. Les bascules D et JK de structure MAÎTRE ESCLAVE que nous avons examinées sont qualifiées dans les catalogues des constructeurs par le terme «edge triggered», c'est-à-dire déclenchement par front. Les bascules synchrones qui [5]

commutent sur le front positif du signal d'horloge sont appelées «positive edge triggered», tandis que celles qui commutent sur le front négatif sont appelées «négative edge triggered». Dans ce qui suit nous présenterons les bascules synchrones les plus utilisées en pratique, tout d'abord celles réalisées en technologie TTL standard ou TTL-LS, puis celles réalisées en technologie C.MOS. IV.1. BASCULES SYNCHRONES EN TECHNOLOGIE TTL. IV.1.1. BASCULES D. Le circuit intégré SN 7474 (voir Annexe) contient 2 bascules D «positive edge triggered» indépendantes. La table de vérité de chaque bascule D est donnée à la fig.52. Fig.52. Table de vérité de D du circuit SN 7474. [51]

Le circuit intégré 74174 contient, quant à lui, six bascules D «positive edge triggered». Les entrées CLOCK et CLEAR sont communes aux six bascules. Chacune des bascules ne possède qu'une seule sortie Q. Le brochage de ce circuit est présenté dans l'annexe. La table de vérité de chaque bascule D de ce circuit est donnée à la fig.53. Fig.53. Table de vérité de D du circuit SN 74174. Le circuit intégré 74175 renferme quatre bascules D «positive edge triggered». Les entrées CLOCK et CLEAR sont communes aux quatre bascules et chacune d'elles possède deux sorties. La table de vérité de chaque bascule D de ce circuit est la même que celle de la Fig.53. Le circuit intégré 7475 renferme quatre bascules D LATCH (voir annexe pour le brochage du circuit). Les entrées EN1 et EN2 sont les [52]

entrées de validation des bascules. Lorsqu'elles sont au niveau HAUT les bascules sont transparentes et leurs sorties recopient les états de leurs entrées. Lorsque l'entrée de validation (EN) passe de 1 à la sortie est verrouillée sur le dernier état apparaissant sur D. La table de vérité de ce circuit est donnée par la fig.54. IV.1.2 BASCULES J-K. Fig.54. Table de vérité de chaque bascule D Latch du circuit SN7475. Le circuit intégré 74LS73 contient deux bascules JK «négative edge triggered» avec entrée de remise à zéro. Le brochage de ce circuit est donné en annexe. La fig.55 donne la table de vérité de chaque bascule JK de ce circuit. [53]

Fig.55. Table de vérité de chaque bascule J-K du circuit SN74LS73. Le circuit intégré 74LS76 contient deux bascules JK «négative edge triggered» avec PRESET et CLEAR. Le schéma de brochage est donné en annexe et La table de vérité de chaque bascule JK est reportée à la fig.56. Fig.56. Table de vérité de chaque bascule J-K du circuit SN7476 [54]

IV.2. BASCULES SYNCHRONES EN TECHNOLOGIE C.MOS IV.2.1 BASCULES D. Le circuit intégré CD413 renferme deux bascules D «positive edge triggered» avec entrées de remise à et de remise à 1. Son brochage est donné en annexe et la table de vérité de chaque bascule par la fig.57. Fig.57. Table de vérité de chaque bascule J-K du circuit CD413. Le circuit intégré CD4174 est la version C.MOS du circuit intégré TTL 74174. Il est compatible broche à broche avec celui-ci et possède la même table de vérité. Il en est de même pour le circuit intégré CD4175 qui est la version C.MOS du circuit intégré TTL 74175. [55]

IV.2.2. BASCULES JK Le circuit intégré CD427 est une double bascule JK «positive edge triggered» avec entrées de remise à et de remise à 1. Le brochage de ce circuit est donné en annexe et La table de vérité de chaque bascule par la fig.58. Fig.58. Table de vérité de chaque bascule J-K du circuit CD413. Nous en avons terminé avec l'examen des bascules synchrones. Nous allons présenter, maintenant, quelques applications de ces bascules. [56]

V. APPLICATIONS DES BASCULES. V.1. GENERALITES. Ce chapitre sera consacré à l'analyse de circuits réalisés à l'aide de bascules. Il ne s'agit pas, ici, de concevoir des circuits séquentiels faisant appel à des bascules. Ceci nous l'avons, amplement, détaillé dans le livre intitulé "SYSTEMES LOGIQUES SEQUENTIELS" du même auteur. Ce que nous allons voir c'est le coté analytique. Nous analyserons des circuits, utilisant des bascules J-K ou D, qui réalisent la fonction de compteur, de registre, de générateur de séquence ou de codage numérique. Tout ceci sera vu à travers des exercices bien choisis. Dans ce qui suit nous présenterons, tout d'abord, des montages particuliers utilisant des bascules individuelles puis nous progresserons vers les montages plus complexes. Il est important de signaler que la résolution des exercices, relatifs à l analyse de circuits comportant des bascules, repose essentiellement sur la connaissance parfaite du fonctionnement individuel de chaque bascule. Pour mener, à bien, l analyse d un circuit comportant des bascules (J-K,D ou T), il est impératif de: [57]

1-Faire la différence entre les entrées et les sorties d une bascule. 2-Faire la différence entre les entrées synchrones et les entrées asynchrones. 3-Connaître le niveau actif des entrées asynchrones. 4-Connaître la transition qui agit sur l entrée horloge. 5-Connaître la table de vérité de la bascule utilisée. 6-Faire la différence entre une transition et un niveau logique. Une fois ces considérations bien maîtrisées, on peut se venter de résoudre n importe quel exercise traitant de l analyse de circuits comportant des bascules. [58]

V.2. CAS PARTICULIERS. ces circuits. Soient les circuits des figures 1 à 6. Donner les chronogrammes de chacun de Solution. Pour ces exercices vous remarquer que Preset(PR.) et Clear(Clr.) sont actives au niveau bas. Comme elles sont reliées à Vcc, elles sont donc désactivées. Donc Q+=D à chaque front descendant de Clk. C est ce que vous devez obtenir pour chaque cas considéré. [59]

V.3.ANALYSE FONCTIONNELLE DE QUELQUES CIRCUITS SEQUENTIELS Exercice N 1. On donne le circuit de la fig.1.1, constitué de trois bascules J-K interconnectées à la manière indiquée par la figure. 1) Compléter les chronogrammes de ce circuit donné par la fig.1.2. 2) Compléter le tableau de la fig.1.3. En s appuyant sur les résultats des chronogrammes. 3) Quelle est la fonction du circuit donné? Fig.1.1 Fig.1.2 Fig.1.3 [6]

Exercice N 2. On donne le circuit de la fig.2.1, constitué de trois bascules J-K interconnectées à la manière indiquée par la figure. 1) Compléter les chronogrammes de ce circuit donné par la fig.2.2. 2) Compléter le tableau de la fig.2.3.en s appuyant sur les résultats des chronogrammes. 3) Quelle est la fonction du circuit donné? Fig.2.1 Fig.2.2 Fig.2.3 [61]

Exercice N 3. On donne le circuit de la fig.3.1, constitué de trois bascules J-K interconnectées à la manière indiquée par la figure. 1) Compléter les chronogrammes de ce circuit donné par la fig.3.2. 2) Compléter le tableau de la fig.3.3.en s appuyant sur les résultats des chronogrammes. 3) Quelle est la fonction du circuit donné? Fig.3.1. Fig.3.2. Fig.3.3. [62]

Exercice N 4. Soient les registres des fig.4.1 et 4.2. Etudier leur fonctionnement, lorsqu on applique trois impulsions d'horloge et l'information appliquée sur l'entrée E est : E 3 E 2 E 1. Que réalisent ces deux circuits? On voudrait réaliser un circuit commun à ces deux registres. Pour cela on dispose d une variable logique x qui réalise le fonctionnement suivant : Lorsque x=, on a un décalage droit et Lorsque x=1, on a un décalage gauche. 1) Ecrire les conditions sur les entrées Di des bascules du décalage droit. 2) Ecrire les conditions sur les entrées Di des bascules du décalage gauche. 3) Ecrire les expressions globales des entrées Di des bascules. 4) Représenter le logigramme qui en découle. E=E 3 E 2 E 1 Q 1 Q 2 Q 3 D 1 Q 1 D 2 Q 2 D 3 Q 3 Ck Fig.4.1 Registre à decalage droit. Q 1 Q 1 D 1 Q 2 Q 3 Q 2 D 2 Q 3 D 3 E= E 3 E 2 E 1 Ck Fig.4.2.Registre à decalage gauche. Exercice N 5. Générateur pseudo-aléatoire. On donne un générateur de séquence aléatoire (fig.5.1.) [63]

D 1 Q 1 D 2 Q 2 D 3 Q 3 D 4 Q 4 Ck Fig.5.1.Générateur pseudo-aléatoire. 1) Ecrire les expressions logiques des entrées Di des différentes bascules. 2) Déterminer la séquence générée lorsqu on applique des impulsions sur Ck. Les résultats seront disposés à la manière indiquée par la fig.5.2. 3) Le signal généré par la sortie Q4 est convolué avec le signal d horloge Ck pour obtenir un signal codé S=Ck Q4. Représenter les chronogrammes de ces trois signaux. On voudrait récupérer le signal Ck à partir de S comment doit-on-s y prendre? Ck D 1 D 2 D 3 D 4 Q 1 Q 2 Q 3 Q 4 Nombre décimale???? 1????????? Fig.5.2. Exercice N.6. Détecteur de front d une impulsion. On donne deux bascules D, montées suivant le schéma de la fig.6.1. [64]

1) Donnez la signification des entrées Ck, Preset et Clear. Dites pour quelles transitions (front montant ou descendant) ou niveau de tension, ces entrées sont actives? 2) En considérant l'état initial Q1=Q2=. Compléter les chronogrammes de la fig.6.2, en représentant les différents niveaux de Q1, Q2, DS et FS. Vcc D 2 D 1 Pr Clr Q 1 Q Pr Clr 2 FS Ck Ck 1 Ck Q 2 Q DS Fig.6.1 D Ck Q 1 Q 2 DS FS t t t t t t Fig.6.2 Exercice N 7. Détecteur de sens de rotation. On donne deux bascules J-K interconnectées à la manière indiquée à la fig.7.1. Les entrées horloges Ck1 et Ck2 sont attaquées par deux signaux logiques déphasés de. 1 ) Représentez les chronogrammes de Ck1, Ck2, J1, J2, Clr1, Clr2, Q1 et Q2 lorsque Ck1 est en avance sur Ck2. [65]

2 ) Même question si Ck1 est en retard sur Ck2. 3 ) Même question si =. Proposer une application à ce circuit? Pr Q1 Q 1 Clr1 Clr Q 2 2 Q 2 J1 K 1 J2 K2 Pr Ck 1 Ck 2 Vcc Fig.7.1 Exercice N 8. Analyse des registres CSR (Cyclic Shist Register). On donne le registre à décalage de la fig.8.1, constitué de bascules «D». Fig.8.1 1) Que représentent yi et Yi pour la bascule d ordre i? 2) On suppose qu initialement les bascules sont à zéro. Que se passe-t-il lorsqu on applique des impulsions d horloge sur l entrée Clk? 3) On initialise y à «1». Quel est l état du registre après deux impulsions? 4) Ecrire les équations des états futurs Yi en fonctions des états présents yi (i=, 1,2). 5) Ecrire ces équations sous forme matricielle suivante : Y = A.y. La matrice A est la matrice caractéristique du système, y est le vecteur d état présent et Y est le vecteur d état futur. [66]

6) Montrez que si l état initial du registre est y alors les états futurs successifs sont Ay, A 2 y, A 3 y etc. Quel est, dans ce cas, l état du registre à la sixième impulsion si : y y 1 y 2 y = = 1 7) Déterminer la matrice caractéristique d un CSR de 4, puis 5 bascules. En déduire la forme générale de la matrice A pur un CSR de n bascules. NB : Par définition le polynôme caractéristique de la matrice A est : F(x) = det[a -xi], où I est la matrice unitaire. Calculer F(x). Exercice N 9. Etude matricielle des registres à réaction. On donne le registre à décalage à réaction de la fig.9.1 Clk d y d 1 y 1 d 2 y 2 Fig.9.1 1) Ecrire les équations des états futurs Yi en fonctions des états présents yi ( i=, 2) Ecrire ces équations sous forme matricielle suivante : Y = T.y. [67]

3) Montrez que si l état initial du registre est y alors les états futurs successifs sont Ty, T 2 y, T 3 y etc. Quel est, dans ce cas, l état du registre à la dixième impulsion si : y y 1 y 2 y = = 1 NB : définition le polynôme caractéristique de la matrice T est : F(x) = det[t-xi], où I est la matrice unitaire. Calculer F(x). Exercice N 1. Registre à décalage. On donne le circuit de la fig.1.1, représentant trois bascules interconnectées entres-elles. Fig. 1.1 1) On suppose qu'initialement Représentez les chronogrammes de équivalents décimaux des nombres binaires pour 1 impulsions de Ck.. Quels sont les obtenus? 2) On voudrait obtenir la suite des chiffres suivants 5, 1, 3, 2, 6, 4, 5, 1, 3, etc. Quelles modifications doit-on réaliser pour y parvenir? Représenter les chronogrammes des sorties et déterminer les différents déphasages entre les signaux. ****************************************************** Exercice N 11. Registre à décalage.(sans solution). [68]

Un registre à décalage est constitué de N bascules D mises en série de la manière indiquée sur la fig11.1 ; dans ce cas, le registre comporte 4 bascules, toutes reliées à une horloge commune H qui bat régulièrement. Note : dans tout l exercice, on considèrera que la fréquence d horloge est suffisamment basse pour négliger tous les temps de propagation. Fig.11.1. On a accès à l entrée E, à la sortie S et au mot de 4 bit "interne" Q=Q4Q3Q2Q1. A tout instant, l état du registre est déterminé par la valeur du mot Q ; on passe d un état à un état suivant à chaque coup d horloge. Par exemple, de Q=11, on passe à 11 (si E=) ou à 111 (si E=1). On part de l état Q=111, et on demande de donner la liste des 5 états suivants dans les 4 cas a), b), c) et d) indiqués ci-dessous. Donner la valeur décimale correspondante à chacun des états obtenus, selon qu on l interprète comme un entier non signé (de à 16) ou comme un entier signé (de -8 à +7). a) lorsque E=, b) lorsque E=1, c) lorsque E=Q3, d) lorsque E=S. Au bout de ces 5 états, quelle est la périodicité observée dans les valeurs successives de Q dans chacun des cas? On part toujours de Q=111, mais cette fois-ci on câble [69]

. Faire le schéma logique du montage. Donner la série des états obtenus. Montrer qu au bout d un certain nombre d états (combien?), il ne reste plus qu un seul "1" qui "tourne" dans le registre. Porter alors sur un diagramme les signaux H et S. Quelle fonction S(H) réalise le registre? Quelle serait la fonction réalisée si le registre comportait 5 bascules? Donner une application possible d un tel montage. Exercice N 12. Train d'impulsions On considère le montage de la fig.12.1. Les deux interrupteurs Start et stop sont des poussoirs qui permettent de mettre temporairement à les entrées A et B sur les deux portes»nand». La sortie de la porte NAND du haut (No 1) est reliée à l'entrée d'une bascule D dont toutes les autres entrées sont câblées de telle sorte que la bascule fonctionne librement (preset et clear désactivées). 1. Quelles sont les valeurs de A et B lorsque le système est au repos (aucun poussoir appuyé)? A quoi servent les deux résistances de 1 kohm? 2. Montrer qu'alors les états D= et D=1 sont également possibles. Fig.12.1 [7]

3. Indépendamment de l'état de D au départ, à quelle valeur se retrouve cette variable si on actionne (on appuie puis on relâche) le poussoir Start (sans toucher à stop)? Le poussoir stop (idem, on appuie puis on relâche, sans toucher à Start)? 4. Que se passe t-il si on appuie d'abord sur Start, puis en gardant Start appuyé, on appuie sur stop? Expliquer. Dans la suite, on suppose qu'on part d'un état où D= (plusieurs périodes d'horloge se succèdent), et on appuie successivement sur Start puis sur stop (on ne garde jamais les deux poussoirs appuyés en même temps). 5. Expliquer le fonctionnement du montage en décrivant les transitions de D, Q et S. On utilisera soigneusement les notations de la figure ci-dessus, puis représenter les chronogrammes en indiquant la forme des signaux D, Q et de sortie S. Les deux impulsions Start et stop seront indiquées, ainsi que l'horloge H pour servir de point de repère. On ne prendra pas en compte les temps de montée et de descente des signaux mais on indiquera précisément les influences de déclenchement des transitions les unes sur les autres. 6. Expliquer comment le système synchronise les commandes Start et stop avec l'horloge. [71]

Solution de l exercice N.1. Soit le circuit de la fig.s1.1. fig.s1.1. 1 ) En se reférant au circuit de la fig.s1.1, il est facile de constater qu il s agit d un générateur d état asynchrone puisque la sortie de Q 1 est l horloge de Ck 2 et Q 2 celle de Ck3. Seule la bascule 1 est attaquée par l horloge externe Clk. Ceci nous conduit au résultat suivant: La première bascule va commuter à chaque front descendant de Clk(présence du petit cercle), la seconde sur le front descendant de Q 1 et la troisième sur le front descendant de Q 2. Les chronogrammes relatifs à ce que nous venons de dire sont donnés par la fig.s1.2. [72]

Fig.S1.2. 2 ) En écrivant les équivalents décimaux des nombres binaires représentés par les sorties Q 3 Q 2 Q 1, on obtient le tableau de la fig.s1.3. fig.s1.3. [73]

Solution de l exercice N.6. Etant donné le circuit de la fig.s6.1. représentant deux bascule "D" interconnectées entre elles en cascade. Fig.S6.1 1) Les entrées Ck 1 et Ck 2 sont les entrées de commande Horloge. Elles sont actives au front montant car chacune d'elle ne possède pas de petit cercle. Pr 1, Pr 2, Clr 1 et Clr 2 sont les entrées asynchrones des bascules "D". Elles sont actives au niveau "Bas". Dans le montage proposé, elles sont désactivées. 2) Chronogrammes. Nous allons tracer les chronogrammes des variables, ensuite nous commenterons les résultats obtenus. Nous supposerons que l'état initial est, [74]

comme c'est indiqué par les hypothèses. La fig.s6.2 montre les fluctuations des différentes variables et fonctions. Fig.S6.2. Commentaires: Lorsque l'entrée "D1 est à "", les sorties des bascules sont à "" quelque soit l'état de Ck. Il en est de même pour les sorties "FS" et "DS". Lorsque "D 1 " apparaît (passe de "" à "1"), la sortie "DS" se met à "1" pendant le premier et le deuxième front montant de l'impulsion d'horloge puis revient à "" et y demeure quelque soit Ck. Lorsque "D 1 " disparaît (passage de "1" à ""), la sortie "FS" se met à "1" pendant les deux fronts montants suivants de Ck puis revient à "" et y demeure quelque soit Ck. Ce petit montage peut être utilisé comme détecteur des fronts d'une impulsion. [75]

Solution de l exercice N.7 Soient les bascules J-K de la fig.s7.1 interconnectées à la manière indiquées par le schéma où les entrées horloges sont attaquées par des signaux déphasés de. Fig.S7.1. 1) Nous allons considérer que Ck 1 est attaquée par un signal en avance sur Ck 2 d'un angle Les chronogrammes de sont donnés par la fig.s7.2. [76]

2) Nous allons considérer que Ck 1 est attaquée, maintenant, par un signal en retard sur Ck 2 d'un angle fig.s7.3. Les chronogrammes de sont donnés par la 3) Dans le cas où Ck 1 et Ck 2 sont en phase Les chronogrammes de donnés par la fig.s7.4. sont [77]

Commentaires: On remarque, d'après les trois chronogrammes, que: lorsque Ck 1 est en avance sur Ck 2, la sortie Q 1 génère des impulsions dont la durée active est égale à ". lorsque Ck 1 est en retard sur Ck 2, la sortie Q 2 génère des impulsions dont la durée active est égale à ". lorsque Ck 1 est Ck 2 sont en phase, les deux sorties sont à "". Ce circuit peut trouver une application dans la détection, par exemple, de sens de rotation d'un élément tournant tel que: moteur, pièce tournante, etc. [78]

Solution de l exercice N.8. Soit le registre à décalage de la fig.s8.1. Fig.S8.1 1 ) Pour la bascule d ordre i, y i et Y i représentent, respectivement, l état interne présent et l état interne futur. 2 ) Si les bascules sont, initialement, à, le fait d appliquer des impulsions d horloge sur l entrée Clk ne change rien quant aux états des trois bascules. 3 ) Si, l état du registre, après deux impulsions de Clk, est «1». Seule la bascule est à «1» les autres sont à. 4 ) Equations des états futurs Y i en fonctions des états présents y i. On a pour les trois bascules équations suivantes: les trois Q + =D) (D après l équation dela bascule «D»: [79]

5 )Ecriture matricielle des équations précédentes. Les équations ci-dessus peuvent se mettre sous la forme: Que l on peut écrire, également, sous forme matricielle suivante: Ou sous forme contractée suivante: représente la matrice caractéristique du registre, l'état futur du registre et son état présent. La relation précédente signifie tout simplement que: [8]

Pour déterminer l'état futur du registre, il faut multiplier son état présent par sa matrice caractéristique. 6 ) Supposons que T est l'état initial du registre, alors les états successifs du registre à chaque impulsion d'horloge sont les suivants: et à la n ième impulsion l'état du registre est: Pour connaître l'état du registre à la 6 sixième impulsion, si l'état initial T, il faut calculer, puis évaluer: Calculons : [81]

Evaluons : Ce qui veut dire que la bascule est à "1" et les deux autres sont à "". 7 ) Calcul du polynôme caractéristique: F(x) = det[t-xi]. On peut remarquer que dans le cas de la somme mod(2) que: 1=-1, en effet 1 1=1+1= implique: 1=-1. F(x) est appelé POLYNOME CARACTERISTIQUE OU POLYNOME GENERATEUR. [82]

Clk Solution de l exercice N.9. Soit le registre à décalage de la fig.s9.1. d y d 1 y 1 d 2 y 2 Fig.S9.1. 1 ) Equations des états futurs Y i en fonctions des états présents y i. On a pour les trois bascules équations suivantes: les trois somme modulo 2. ; ici le signe "+" représente la 2 )Ecriture matricielle des équations précédentes. Les équations ci-dessus peuvent se mettre sous la forme: [83]

Que l on peut écrire, également, sous forme matricielle suivante: Ou sous forme contractée suivante: représente la matrice caractéristique du registre, l'état futur du registre et son état présent. La relation précédente signifie tout simplement que: Pour déterminer l'état futur du registre, il faut multiplier son état présent par sa matrice caractéristique. 3 ) Supposons que T est l'état initial du registre, alors les états successifs du registre à chaque impulsion d'horloge sont les suivants: et à la n ième impulsion l'état du registre est: [84]

Pour connaître l'état du registre à la sixième impulsion, si l'état initial T, il faut calculer, puis évaluer: Calculons : Evaluons : Ce qui veut dire que la bascule est à "" les deux autres sont à "1". 4 ) Calcul du polynôme caractéristique: F(x) = det[t-xi]. [85]

****************************************************** Solution de l exercice N.1. Etant donné le circuit de la fig.s1.1 représentant des bascules "D" connectées en cascade. Fig.S1.1. 1) Les entrées asynchrones Preset et Clear sont désactivées (c'est-à-dire quelles sont à +5 Volts. Pour ne pas surcharger le schéma la liaison de Preset et Clear à Vcc a été volontairement omise). Dans ces conditions les bascules "D" vont recopier leurs entrées à chaque front descendant de Ck (présence du petit cercle). Les chronogrammes des sorties [86]

sont données par la fig.s1.2. avec l'état initial. Fig.S1.2 Les équivalents décimaux des nombres binaires obtenus sont:2, 6, 4, 5, 1, 3, 2, etc. C'est une séquence pseudo-aléatoire. Elle génère une séquence de six états de façon périodique. 2) Pour générer la séquence: 5, 1, 3, 2, 6, 4, 5, Il suffit que l'état initial par lequel le système doit commencer est le chiffre 5. Pour ce faire on doit imposer, à la mise sous tension du circuit, l'état 5(11). C'est-à-dire mettre les bascules "C", "B" et "A" à "1". Et, ceci ne peut se faire que par des circuits "R- C" connectés aux entrées asynchrones Preset et Clear comme l'indique la fig.s1.3. [87]

Les chronogrammes, dans ce cas particulier, sont donnés par la fig.s1.4. Le déphasage entre ces trois signaux est de 2 (12 ). Fig.S1.4 [88]

Solution de l exercice N.12 Soit le circuit de la Fig.S12.1. Fig.S12.1. 1 ) Lorsque Start et stop ne sont pas appuyés les points A et B se trouvent isolés de la masse et, par conséquent, ils se trouvent au potentiel 5 Volts grâce aux résistances de 1KΩ, c est-à-dire au niveau logique 1. L absence de ces résistances laisse les entrées A et B, des portes NAND 1 et 2, flottantes. Les potentiels apparaissant sur ces entrées sont aléatoires et les états logiques correspondants sont indéterminés y compris celui de la sortie de la bascule. 2 ) Le circuit présenté par les deux portes NAND retro-couplées est celui d une bascule R-S dont les entrées Set et Reset sont représentées [89]

par les variables A et B. Le fait que les entrées A et B sont au niveau HAUT laisse la sortie de la bascule dans son état antérieur (Statu Quo). Par conséquent en imposant un niveau BAS, par l intermédiaire de Start et Stop, aux variables A (set) et B (Reset) permet d imposer un niveau HAUT ou BAS à la sortie D de la bascule. 3 ) La sortie D étant à un niveau quelconque, si nous appuyons sur Start la variable A va se trouver à la masse et la sortie D se met à «1»; c est la mise à 1 de la bascule (En effet ). Si nous relâchons le bouton Start, la variable A reprend l état «1» et la sortie garde son état antérieur; c est-à-dire «1». En appuyons sur Stop c est la variable B qui va se trouver à la masse, la sortie se met à «1»; c est la mise à zéro de la bascule (En effet ). L état de D en conjonction avec l état de A va imposer un à la sortie. 4 ) En appuyant sur Start puis sur Stop, indépendamment d un quelconque ordre, les deux portes NAND voient une de leur entrée à la masse pour la porte 1 et pour la porte 2) [9]

donc les sorties vont se mettre, toutes les deux, à «1». La bascule R-S perd ses propriétés car la sortie normale et la sortie complémentée ont les mêmes valeurs. C est cette combinaison qu il faudra interdire, par la suite, lorsqu on manipule Start et stop. 5 ) Fonctionnement du montage présenté dans les énoncés. Supposons, qu initialement, la bascule est à et que son entrée est, également, à. Comme la bascule reçoit constamment des impulsions d Horloge, elle va réagir à chaque front descendant de (présence d un petit cercle à l entrée de la bascule) et, comme, la sortie va rester constamment à tant que. Et, par conséquent, quelque soit H. Lorsqu on appuie sur Start, passe à «1». Au front montant de la première impulsion de, il ne se passe rien. C est au front descendant de la première impulsion que la sortie de la bascule va se positionner sur la valeur «1» ouvrant, ainsi, la porte NAND de sortie laissant passer les impulsions d horloge. L appuie sur Stop repositionne la bascule à, la porte [91]

NAND est fermée et les impulsions d horloge cessent d apparaître en sortie. la fig.s12.2. donne les chronogrammes des différentes sorties en fonction de leurs entrées. 6 ) En se référant aux chronogrammes de la figure précédente, on peut remarquer que lorsque la porte NAND de sortie est attaquée directement par la sortie certaines impulsions seront tronquées lorsque. En effet la durée pendant laquelle D prend la valeur «1» n est pas un multiple de l horloge (surtout quand l appuie sur Start ou Stop s effectue au milieu de ) donc à la sortie de S il y aura des impulsions de période égale à celle de mais il y aura, également, des impulsions de période inférieure (voir fig.s12.2 sortie S ). Par contre lorsque la porte NAND est attaquée, non pas par, mais par sa sortie, on voit clairement que la durée pendant laquelle prend la valeur «1» est un multiple de. Donc toutes les impulsions de sortie seront de période égale (voir fig.s12.2. sortie S). On voit bien ici l importance de la synchronisation du signal de sortie de la bascule R-S par une bascule. [92]

Fig.S12.2. [93]

V.4. REGISTRES. V.4.1.GENERALITES. Le registre à décalage trouve son application à foison dans la transmission numérique de l information. Outre son application comme élément mémoire, Il peut être utilisé pour le codage, le décodage ou comme générateur pseudo-aléatoire. Ces différents circuits sont réalisés au tour de registres à décalage que nous allons présenter dans les paragraphes suivants. V.4.2. REGISTRES À DÉCALAGE. V.4.2.1. INTRODUCTION. Le rôle d'un registre est de conserver momentanément en mémoire des données binaires puis de les restituer. Les informations binaires sont transmises dans les registres soit par les entrées parallèles, soit par les entrées séries (entrée série gauche ou entrée série droite). Ces informations sont, ensuite, lues par les sorties parallèles ou la sortie série. Un registre, comme toute mémoire, se compose de cellules bistables (ou bascules). Le contenu d'un registre à décalage peut être décalé vers [94]

la droite ou vers la gauche (Rappelons qu'en base 2 un décalage vers la droite représente une division par 2, tandis qu'un décalage vers la gauche correspond à une multiplication par 2). Le stockage d'une information binaire de 4 bits, par exemple, nécessite 4 bascules. A chaque commande, ce mot de 4 bits sera décalé, soit vers la droite, soit vers la gauche. V.4.2.2.TYPES PRINCIPAUX DE REGISTRES. On distingue cinq types de registre, à savoir: Registres à entrée série et sortie série. Registres à entrée série et sorties parallèles. Registres à entrées parallèles et sortie série. Registres à entrées parallèles et sorties parallèles Registres universels (registres à entrées série ou parallèles et sorties série ou parallèles. Les registres utilisés dans le codage et le décodage sont du type à entrée série et sortie série. Par la suite nous n étudierons que ce type de registre. [95]

V.4.2.3.REGISTRES A ENTREE SERIE ET SORTIE SERIE. Le circuit d un tel registre est donné par la fig.13 Les informations séries sont introduites par l entrée E.S.G. (Entrée Série Gauche) et récupérées par la sortie série de la dernière bascule de droite. E.S.G. CK. D A Q A D B Q B D C Q C D D A B C Q D D SORTIE Fig.13. Registre à décalage entrée série / sortie série Q A Qréalisé B Q C Q D à l aide de bascule D. Les informations sont décalées d un cran vers la droite à chaque impulsion d horloge (fig.14). A B C D X 1 1 1 X 1 1 X 1 X 1 X 1 1 1 1 1 1 1 1 X 1 1 Etape.1 Etape 2 Etape 3 : 2 ième Etape 4 : 3 ième Etape 5 : 4 ième Les 4 bascules sont initialisées à zéro. 1 ier décalage d un cran vers la droite décalage d un cran vers la droite décalage d un cran vers la droite décalage d un cran vers la droite Etape 6 : 5 ième décalage d un cran vers la droite. Le bit de poids 2 est perdu. Fig.14. Fonctionnement du registre à décalage entrée série/sortie série. [96]

Au départ, les quatre cellules doivent être vidées par une remise à zéro. (Etape 1) Fig.14. A la première commande, on introduit la première information dans la bascule A de gauche (Etape 2). La deuxième commande produit le décalage vers la droite et l'information contenue dans la bascule A de gauche est transférée dans la cellule de droite (Bascule B). En même temps la bascule A reçoit l'information présente à l'entrée (Etape 3). A chaque nouvelle impulsion d'horloge, le décalage se poursuit. Après la quatrième impulsion de commande, le mot de quatre bits est enregistré dans le registre, (Etape 5). Si une nouvelle commande est effectuée, le premier bit (poids 2 ) sortira. (Etape 6). On peut aussi boucler un registre en reliant sa sortie à son entrée. On obtient ainsi un registre à décalage sans perte d informations appelé, en l occurrence registre en anneau. Remarque: Le registre qui décale son contenu de la droite vers la gauche peut être obtenu du précédent en inversant les différentes bascules. [97]

V.4.2.4.REGISTRES A ENTREE SERIE ET SORTIES PARALLELES. Les données présentes sur l'entrée série sont validées, à chaque coup d'horloge (front descendant) et apparaîtront sur les sorties parallèles (Q A, Q B, Q C, Q D ) après 4 impulsions d'horloge (entrée Ck) Fig.15. La commande RAZ, qui n apparaît pas sur le schéma, remet toutes les données du registre au niveau zéro lorsqu elle est active. E.S.G. Q A Q B Q C Q D D A Q A D B Q B D C Q C D D Q D A B C D CK. Fig.15.Registre à décalage entrée série/sorties parallèles. V.4.2.5.REGISTRES A ENTREES ET SORTIES PARALLELES. La Fig.16 représente le schéma synoptique d un registre 4 bits à entrées et sorties parallèles, utilisant quatre bascules de type D. Une impulsion d'horloge valide et enregistre les entrées présentes sur l'entrée parallèle qui apparaîtront sur les sorties parallèles. [98]

Q A Q B Q C Q D D A Q A A D B Q B B D C Q C C D D Q D D CK. A B C D Fig.16. Registre à décalage entrées parallèles/sorties parallèles. N.B. Le registre à décalage à entrées parallèles et sortie série peut être obtenu à partir du précédent en éliminant l accès aux sorties Q A, Q B et Q C. V.4.3. REGISTRES A DECALAGE A REACTION. V.4.3.1. INTRODUCTION. Le registre à décalage à réaction est un circuit séquentiel linéaire, pouvant fonctionner d une manière autonome, c est-à-dire sans signal appliqué de l extérieur, mais seulement avec un signal de réaction. Un tel registre est représenté schématiquement sur la fig.17. Les connexions du registre sont conformes aux coefficients du polynôme caractéristique (ou polynôme générateur voir solution de l exercice N 9 page 83) : [99]

g(x)= g + g 1 x + g 2 x 2 +. + g m-1 x m-1 + x m. y m-1 y m-2 y 1 y C m-1 C m-2 C 1 C.. g m-2 g m =1 g m-1 g =1 g 2 g 1 fig.17. Schéma-bloc d un registre à décalage à réaction. En notant par y i l état de la bascule i à l instant t et par Y i son état à l instant t+1, il est facile d écrire les relations qui relient les états futurs (Y) aux états présents (y) du registre. En effet: Y = y 1 =.y + 1.y 1 +.y 2 + +.y m-1 Y 1 = y 2 =.y +.y 1 + 1.y 2 + +.y m-1. Y i = y i+1 =.y +.y 1 +.y 2 +..+ 1.y i+1 +.y m-1. Y m-2 = y m-1 =.y +.y 1 +.y 2 + + 1.y m-2 +.y m- 1 Y m-1 = g. y + g 1. y 1 + g 2. y 2 + + g m-1. y m-1 On peut écrire les équations précédentes sous forme matricielle comme suit: Y = T.y [1]

Où: Y: représente le vecteur d'état interne futur du système. y: représente le vecteur d'état interne présent du système. T: représente la matrice d'état du système; elle représente les évolutions futurs du système. Les coefficients g, g 1, g 2, g 3,.g m-1 sont choisis égaux à (liaison ouverte) ou 1(liaison fermée) et les opérations sont effectuées dans l arithmétique modulo 2 (résultats égaux à ou 1). Si l état initial du système est y, alors les états successifs seront Ty, T 2 y, T 3 y,t n y = y. Après un certain nombre d état le registre revient à l état initial. Le fait qu il possède m cellules, il peut générer 2 m -1 états non nuls en un seul cycle ou plusieurs. Le nombre n est [11]

la période du système. Elle est liée au polynôme caractéristique de T. Cherchons ce polynôme en calculant le déterminant de [T-xI] (où I représente la matrice unité): P(x) = det[t-xi] Calculons [T-xI]: 1 x 1 x I 1 ; x. I x 1 x -x 1.. -x 1. T-xI=..-x 1 g g 1 g 2 g 3.g m-1 -x En développant on obtient : P(x)= det[t-xi]= g + g 1 x + g 2 x 2 + + g m-1 x m-1 + x m [12]

Autrement dit le polynôme caractéristique de la matrice T est le polynôme générateur g(x). Il détermine de façon unique le registre à décalage à réaction. Le nombre maximum d'états imaginables d'un registre à m bits vaut K = 2 m ; c'est-à-dire le nombre de combinaisons de m bits. Cependant, la combinaison de tous les bits à zéro bloquerait le circuit, du fait que la fonction OU exclusif renverrait continuellement un zéro à l'entrée. Il en résulte que la séquence la plus longue qu'on puisse fabriquer sur le schéma est 2 m -1. On peut donc former "des séquences de décalage de longueur maximale" à l'aide du choix du polynôme caractéristique du système. Lorsque le polynôme est choisi parmi les polynômes primitifs, la périodicité du système est maximale et cette dernière vaut: n = 2 m -1 Le tableau I présente une liste de polynômes primitifs d ordre 2 à 33 facilement utilisable pour la concrétisation de ce type de registre à décalage à réaction. [13]

Ordre m Remarque: Période 2 m -1 g(x) 2 3 x 2 +x +1 3 7 x 3 +x +1 4 15 x 4 +x +1 5 31 x 5 +x 2 +1 6 63 x 6 +x +1 7 127 x 7 +x 3 +1 9 511 x 9 +x 4 +1 1 123 x 1 +x 3 +1 11 247 x 11 +x 2 +1 15 32767 x 15 +x +1 22 419433 x 22 +x +1 23 838867 x 23 +x 5 +1 25 33554431 x 25 +x 3 +1 28 268435455 x 28 +x 3 +1 29 53687911 x 29 +x 2 +1 31 2147483647 x 31 +x 5 +1 33 8589934591 x 33 +x 13 +1 Tableau I. Liste de quelques polynômes primitifs. Un polynôme est dit primitif s il est irréductible. C est-à-dire qu il ne peut pas se [14]

mettre sous forme de produits de facteurs ou bien ne peut pas se scinder. V.4.3.2. Exemple : Générateur pseudo aléatoire. Soit le générateur pseudo-aléatoire de la fig.18 dont les connections sont faites selon le polynôme primitif g(x)=1+x+x 4. 9 Fig.18. générateur pseudo-aléatoire. 1) Ecrire les équations des états futurs Y i en fonctions des états présents y i (i=,1,2,3). 2) Ecrire ces équations sous forme matricielle suivante: Y = T.y. 3) Montrez que si l état initial du registre est y alors les états futurs successifs sont Ty, T 2 y, T 3 y etc. Evaluer ces états jusqu à la dixseptième impulsion. Quelle remarque faîtes vous. Quel est l état du registre à la vingtième impulsion si: [15]

y y 1 y = = y 2 y 3 1 La séquence générée par le GPA est-elle périodique? Si oui quelle est sa période? 4) Par définition le polynôme caractéristique de la matrice T est: F(x) = det[t-xi], où I est la matrice unitaire. Calculer F(x). V.4.3.3. CODAGE À REGISTRE À DÉCALAGE À RÉACTION. Un registre à décalage à réaction réalisé conformément au schéma de la fig.19 peut générer un code. Ce registre est formé de cellules dont les connexions sont conformes au polynôme générateur (primitif) du code: fig.19. Codeur à registre à décalage à réaction. [16]

Au début le commutateur C se trouve en position 1 et on introduit les k symboles d information: a n-1, a n-2,..,a n-k, qui apparaissent en même temps en sortie. Pour la commodité de l analyse, les états du registre seront représentés en ce qui suit sous forme matricielle. En écrivant les relations qui relient les états futurs (Y) aux états présents (y) comme on l a fait au paragraphe V.4.3.1, on obtient les équations suivantes:.. On peut écrire les équations précédentes sous forme matricielle comme suit: ; où U est le vecteur: U = [.. 1] T [17]

est le vecteur information: T: Matrice caractéristique du registre. Elle est la même que celle qui a été développée précédemment (voir page 11). On considère que toutes les cellules sont initialisées à. * Au premier coup d horloge on introduit le symbole a n-1 à l entrée du registre. L état du registre sera: * Au deuxième coup d horloge l état du registre sera : * Au troisième coup d horloge l état du registre sera : De la même façon, à l instant d horloge d ordre «k», l état du registre sera: Jusqu à présent tous les symboles d information ont été introduits dans le registre. [18]

Après ce moment, le commutateur C passe en position 2 et la sortie du premier additionneur S 1 est connectée à la borne de sortie et à l entrée B de l additionneur S 2. Par rapport à la situation précédente, la différence consiste dans le fait que les symboles introduits en point B de l additionneur S 2 ne proviennent pas de l entrée mais de la sortie de l additionneur S 1 (se ne sont pas des symboles d information mais des symboles de contrôles que nous noterons par i ). Ainsi l état futur (Y) du registre sera régit par l équation: A l instant k l état du registre est: A l impulsion k+1 il devient. A l impulsion k+2 il devient. A l impulsion k+m il devient. [19]

Lors des derniers m décalages, à savoir après que le commutateur C passe de la position 1 à la position 2, aux deux entrées A et B de l additionneur S 2 on applique simultanément les mêmes symboles (de contrôle) de sorte qu a l entrée du registre le symbole zéro apparaisse à chaque décalage. Après les m décalages, le registre est ramené à l état initial nul; on peut donc écrire que le dernier état, tel que donné par la relation, est nul, à savoir: Cette relation peut s écrire sous la forme de produit de matrice: T = [II] Relation identique a: [III] H est la matrice de contrôle du code, tandis que le vecteur de code v est: Bits d Information Bits de contrôle Le vecteur v est la concaténation de deux vecteurs: [11]

Le vecteur information constitué par les k symboles d information:, et le vecteur code constitué par les m symboles: V.4.3.4. Exemple de codeur. Reprenons l exemple du paragraphe V.4.3.2 page 15 (fig.18.), mais on le modifiant à l instar de la fig.2. L analyse de ce circuit va nous montrer qu il peut générer un code ayant la forme suivante: Les symboles sont des symboles de contrôles, tandis que sont des symboles d information. fig.2. Codeur à registre à décalage à réaction correspondant au polynôme G(x) = 1+x+x 3 [111]

Les états futurs du circuit sont donnés par la relation suivante: Y = T.y + i.u où La matrice caractéristique T du registre est donnée par (voir exercice N 9 page 83): T 1 1 11 Et i= a n-1 a n-2,,, a n-k = a 6 a 5 a 4 a 3 ( n=7; k=4) Lorsque K est en position «1», l état du registre, après 4 impulsions d horloge, est donné par: Y 4 11 11 111 a 6 1 1 11 11 a 5 1 1 1 11 a 4 1 a 3 1 a a 6 6 a a 5 5 a 4 a 3 Ce qui veut dire que les états des trois bascules, après 4 impulsions, sont: Pour C : Pour C 1 : Pour C 2 : [112]

Pour le moment le vecteur information est introduit dans le registre et se trouve en sortie égal à :. Générons, maintenant, les bits de contrôle:. Pour cela l interrupteur K est mis à la position 2. Et après impulsions l état du registre est: Y 7 11 1 1 111 11 11 1 1 a 6 11 a 111 a 11 a 11 a 1 a a 5 4 1 1 1 11 1 111 1 11 1 11 1 3 2 1 1 Y 7 y y y 1 2 a 6 a a 5 5 a a a 4 4 4 a a 3 3 a a 2 2 a 1 a Ce qui nous donne: D où Le tableau II montre le codage d une information de 4 bits, utilisant 3 bits de [113]

contrôle. On remarque que trois bits de contrôle ne peuvent engender que huit codes. Ainsi certaines combinaisons des bits d information se voient affecter le même code. Les combinaisons en bleu ont le même code que celles qui sont en vert. Bits d information a 6 a 5 a 4 a 3 Bits de contrôle a 2 a 1 a Codes correspondants V(x)= a 6 a 5 a 4 a 3 a 2 a 1 a 1 11 111 1 11 111 11 11 1111 1 111 1111 11 1 111 11 1 111 111 1 1111 1 11 111 11 11 1111 11 11 1111 111 111 11 1 111 111 1 1111 111 1 1111 1111 111 1111111 TABLEAU II [114]

V.4.3.5. SCHEMA PRATIQUE DU CODEUR A REACTION. Le circuit qui a servi pour simuler le codeur, afin de vérifier les résultats donnnés par le tableau ci-dessus, est donné par la fig.21. Sur ce schéma apparaîssent trois variable K, E et H dont les rôles sont les suivants: L interrupteur E est utilisé pour générer les symboles d information, tandis que l interrupteur K est utilisé; soit pour diriger les bits d information vers le codeur (X1) et le registre de sockage (K en position 1) soit de diriger Les symboles de contrôle vers le registre de stockage (C1) (K en position 2. Comme les circuits mémoires utilisés sont synchrones, il est tout à fait naturelle de disposer d une horloge: c est le rôle de l interrupteur H. [115]

A travers les quelques lignes suivantes nous allons voir comment ça marche. K étant en position 1, on présente les symboles d information, en série et dans cet ordre, par l intermédiaire de E. Pour chaque bit présenté on applique une impulsion d horloge (rôle de H). Une fois ces symboles introduits dans X1 et dans C1, on commute K en position 2 et on applique trois impulsions d horloge par H. Les symboles d information et les bits de contrôle sont transférés dans le registre C1 où ils seront affichés grâce aux leds prévues à cet effet. Le circuit de la Fig.22. donne le détail interne du circuit X1. Fig.22. Logigramme du codeur à réaction [116]

Le circuit qui a été réalisé pratiquement, afin d asseoir les fondements théoriques vus dans les paragraphes précédents, est donné par la fig.23. Ce dernier utilise des circuits logiques d usage courant. Trois bascules «D» type SN74LS74 et deux opérateurs «OU-Exclusif» type SN74LS86. Il a été prévu, également, une LED pour visualiser les informations véhiculées par le vecteur de sortie v(x). v H Fi Fig.V.1.Schéma pratique du codeur à réaction. fig.23. Schéma pratique du codeur à réaction. E [117]

Le circuit que nous présentons à la fig.v1 n a d intérêt que s il est accompagné de son mode d emploi. Initialement l interrupteur K est en position 1. Supposons que l information que nous voulons coder est:. Par l intermédiaire de l interrupteur E on positionne les bits d information à ou à 1, puis on applique pour chacun d eux une impulsion d horloge. Après 4 impulsions d horloge, l interrupteur passe en position 2. On applique, maintenant 3 impulsions sur l entrée H, les bits de contrôle (voir tableau II) sont récupérés au niveau du vecteur v(x). V.4.3.6.DECODAGE A REGISTRE A DECALAGE A REACTION. Le schéma bloc illustrant le principe de fonctionnement du décodeur est représenté en fig.24. Il utilise un registre principal (RP) constitué de n cellules et le codeur à réaction présenté précédemment. [118]

Fig.24. Décodeur à registre à décalage à réaction. L unité de décodage contient un registre à décalage appelé Registre Principal (RP) et un Décodeur DC. Dans le registre principal est stocké le mot réceptionné de longueur n. Le stockage doit durer jusqu à ce que l on réceptionne tous les symboles de contrôle et que l on fasse le calcul nécessaire à la correction. Le décodeur a un registre à décalage identique à celui du codeur, les cellules de ce registre sont reliées au détecteur d erreurs (D). La fonction du détecteur est de détecter (reconnaître) certains états du registre à décalage et d émettre un symbole «1» quand le registre se trouve dans un de ces états, caractérisant les positions des erreurs. [119]

Ce symbole «1» s additionne modulo 2 au symbole erroné lorsque ce dernier se trouve dans la dernière cellule M du registre principale et, ce faisant, effectue la correction de l erreur. En même temps, ce symbole «1» est introduit dans l additionneur du registre à décalage afin de préparer ce dernier à la correction des erreurs restées non corrigées. Les états que le détecteur doit reconnaître sont justement les correcteurs correspondants aux erreurs que le code peut corriger. Dans le cas de la détection simple, sans correction d erreurs, la fonction du détecteur est beaucoup plus simple, à savoir d émettre le symbole «1» si l état final du registre à décalage à réaction (après la réception de tous les symboles du mot) diffère de zéro. Dans son ensemble, l unité de décodage opère comme suit: les symboles du mot réceptionné sont simultanément introduits et dans le registre principal à décalage, qui sert comme mémoire, et dans le registre à décalage à réaction, lequel calcule le correcteur, cependant que le détecteur reste déconnecté (porte P fermée). Le calcul du correcteur prend fin au moment ou le dernier symbole du mot réceptionné est introduit [12]

dans le registre principal et dans le décodeur. À ce moment on connecte le décodeur (la porte P s ouvre) et on effectue l opération de correction. Au moment où le mot est complètement introduit dans le registre principal et dans le décodeur, l état du registre à décalage à réaction est: oủ représente les symboles réceptionnés lesquels, en raison des erreurs, peuvent être différents des symboles émis. Lorsque il n y a pas d erreurs,. Cet état du registre se maintient (puisque ) durant tous les déplacement qui évacuent du registre principal le mot code. Par conséquent, le détecteur d erreurs n émet aucun signal de correction. et S il y a des erreurs alors pour certaines positions i et. ce qui peut servir à la détection des erreurs. Lorsque, pour chaque configuration d erreurs à corriger, il y a un correcteur distinct celui-ci peut être reconnu par le détecteur d erreurs, qui donne le signal de correction. Le fonctionnement du schéma est conçu de manière à ce que le détecteur [121]

reconnaisse un certain correcteur au moment juste oủ le symbole erroné se trouve dans la dernière cellule M du registre principal. La dernière cellule M du registre principal effectue l opération de sommation modulo 2 du symbole emmagasiné et du symbole «1» émis par le détecteur et, ce faisant, il opère la correction (il inverse l état de la cellule M ). Exemple de décodage. le schéma bloc du décodeur est reproduit à la fig.25. Le registre à décalage à réaction calcule les correcteurs. Supposons que le symbole soit erroné:. dans ce cas, n r = 4, c'est-à-dire l état du registre à décalage à réaction, après le passage de tous les symboles du mot reçu dans le registre principal, sera: Lorsque le symbole arrive à la dernière cellule (M ) du registre principal donc après 2 coups d horloge supplémentaires, l état du registre à décalage à réaction sera: ; à savoir (1). A cet instant, dans la cellule(m ) du registre principal on applique un symbole 1 donné par le décodeur, de sorte qu on aura: [122]

, autrement dit le symbole est corrigé. A l instant d horloge suivant le registre à décalage est ramené à zéro. Fig.25. Décodeur à registre à décalage à réaction correspondant au polynôme: V.4.3.7. SCHEMA PRATIQUE DU DECODEUR A REACTION. Le schéma pratique du décodeur à réaction est donnée par la fig.26. Son fonctionnement sera présenté à travers ces quelques lignes. Ce montage peut être réalisé et utilisé dans le cadre d une séance de T.P. afin de bien asseoir les fondements théoriques du décodage. Il faut noter que, comme il s agit d une simulation, L information saine récéptionnée sera générée par l interrupteur K et, l erreur qui entachera, sera générée par l interrupteur P à la quatrième [123]

position (c est-à-dire que le bit de poids 2 3 de i(x) sera inversé:. Ainsi le signal erroné qui sera introduit dans le registre principal est: Fig.26. Décodeur/correcteur. Pour introduire l information réceptionnée dans le register RP(circuit C4), on procède comme suit: l interrupteur C étant à Vcc, P à la masse et K en position 1. Par le biais de E, on applique les trois premiers bits de )( de a 4 à a 6 ), en [124]