Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 II Conception des cellules MO 1. Circuits logiques combinatoires - Logique Complémentaire (CMO) - Logique nmo - Logique Pseudo-nMO - Logique d'interrupteurs 2. Dessins de masques - Règles de dessin - Usage des diverse couches - Diagrammes bâtons 3. Circuits logiques séquentiels - Mémoires élémentaires - ROM/RM 4. Délais et Consommation - Rappels - Estimation des délais, modèle RC - ortance - Consommation statique et dynamique - Consommation électrique 5. Interconnexions 81 II.1 Circuits logiques combinatoires E = f(e) 1.1 Logique complémentaire : CMO inverseur CMO Vdd Rp Id E E = 0 = 1 = 1 = 0 Vss Rn CL 82 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 NND NND et NOR NOR 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 0 1 0 1 0 0 1 1 0 -> Généralisable à n entrées 83 Conception pour portes complexes Permet de générer le complément de toute formule ET/OU Réseau pmo fournit le 1, réseau nmo fournit le 0 = f(e) = Σ [Π] = Π [Σ] E0 E1 E3 E4 P N = 1 = 0 Problème de Fan-in important pour portes très complexes Inefficaces pour l implantation de rapides et complexes portes alternative : mise en cascade ou techniques à base de portes de transfert Exemple : =. + C.D porte OI (nd Or Invert) C D 84 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Principe général Règles de traduction du complément de la sortie F réseau N réseau P x x x F1.F2 F1 F2 F1 F2 F1 F1+F2 F1 F2 F2 85 1.2 Logique d interrupteurs Porte de transfert Transistor nmo 0 0 1 #1 (Vdd-Vt) transmet mal Vdd Transistor pmo 0 # 0 (Vt) 1 1 transmet mal Vss porte de transmission (transmission gate) Exemple : MUX 2 voies E C!C E C = si C = 0 si C = 1 =.C +.C Exemple : XOR 86 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Méthode générale X Y Z U W - - - - - 1 0 1 x x V - - - - - - - - - - V X Y Z X X Y Y Z Z V implifications si V = 0 on peut supprimer le pmo si V = 1 on peut supprimer le nmo Pour des raisons de fabrication on regroupe les transistors N et les transistors P (voir dessins de masque) 87 Précautions d emploi olution en général plus compacte que la logique à base de portes MI il faut : éviter un grand nombre de transistors en série perte de tension, temps de propagation maîtriser les conflits E1 E2 i et à 1 et E1 <> E2 est indéfinie E1 et E2 sont perturbées Règles : une entrée de contrôle ne doit pas dépendre d une entrée de données f C Conflit temporaire lorsque C passe à 1 conflit en C = X = X = X 88 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 II.2. Dessins de masques Layout CMO Technologie X nm ou 2λ λ : plus petit taille de dessin masque canal transistor : 2λ Transistor nmo Transistor pmo source grille drain source grille drain N e - N P P P caisson N L N W P Polysilicium caisson N Le diagramme TICK Vdd Vdd In Out E Vss Vss 89 Technologie CMO Porte élémentaire (gate) : NND Caisson n Vdd 5λ 5λ 3λ 2λ Règles de dessin (DRC) largeur : largeur min. autorisée pour chaque couche espacement : séparation min. entre zones non connectées débordement : dépassement min. d une couche au delà de l autre recouvrement : distance min. de recouvrement entre deux couches Vss largeur espacement débordement recouvrement 90 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Règles de dessin Règles pour un exemple de process 3λ 2λ Métal 1 Caisson n Vdd 3λ 2λ Métal 2 5λ λ 2λ 3λ 2λ 3λ Polyi Diffusion N/P 3λ 2λ 5λ λ 2λ Vss Contact Poly-M1 Contact Diff-M1 Via M1-M2 91 Usage des diverses couches Interconnexions possibles entre couches Métal1-Poly Métal1-Diffusion N Métal1-Diffusion P Métal1-Métal2 (VI) Métal de niveaux 1 et 2 : faible résistivité Interconnexions longues Masse et limentation Polyi : résistivité plus élevée Interconnexions de longueur moyenne Interconnexions de grille dans une cellule standard Resistances Diffusion : résistivité plus forte Interconnexions courtes Capacité élevée 92 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 demo Exemple : inverseur TP microélectronique sur logiciel MicroWind 93 II Conception des cellules MO 1. Circuits logiques combinatoires - Logique Complémentaire (CMO) - Logique nmo - Logique Pseudo-nMO - Logique d'interrupteurs 2. Dessins de masques - Règles de dessin - Usage des diverse couches - Diagrammes bâtons 3. Circuits logiques séquentiels - Mémoires élémentaires - ROM/RM 4. Délais et Consommation - Rappels - Estimation des délais, modèle RC - ortance - Consommation statique et dynamique - Consommation électrique 5. Interconnexions 94 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 II.3 Circuits séquentiels 1 Mémoires élémentaires 1.1 Mémorisation statique par rétroaction Latch : 2 inverseurs rebouclés φ D D Q Q En D Q φ φ φ = 1 : Q enregistre la valeur de D φ = 0 : D est déconnecté, Q s auto-entretient base de portes D D Q φ Q φ R Q 95 Circuits séquentiels 1.2 Mémorisation dynamique par capacités Capacités grille/substrat = f(surface) L état est conservé pour une durée de quelques ms Courant de fuite Rafraîchissement D Q φ CL Ex. Registre à décalage D Q φ1 φ2 φ 1 φ 2 96 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 1.3 ascule D (Flip-Flop) Circuits séquentiels Commande par front Deux latchs en série upprime la transparence Très sensible aux aléas de l horloge Q D D Q Q clk 2 clk 4 clk D 1 3 Q clk clk clear clk = 0 : chargement de D (valide) dans 1 le latch crée par 1 et 2 garde la valeur de D quand clk = 1 jusqu à que!d soit transféré au deuxième latch 3 et 4 signal clear asynchrone : on remplace les inverseurs 1 et 4 par des portes NND 97 Circuits séquentiels Optimisations de la bascule D C 2 MO Flip-Flop - front descendant Insensible aux décalages d horloges permet d augmenter la vitesse 98 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 II.3.2 Mémoires RM / ROM Mémoire mortes ROM : point mémoire élémentaire de type diode par masquage PROM : point mémoire élémentaire de type transistor avec fusible (métallisation ou avalanche) EPROM : point mémoire élémentaire de type MO à grille flottante Pointe de courant : avalanche (MO CC) UV : débloque le MO EEPROM : point mémoire élémentaire de type MO à deux grilles dont une flottante écriture : électron enlevé de la grille flottante par effet tunnel : 1 effacement : écriture d un 0 : injection d un électron par effet tunnel Mémoire vives DRM : point mémoire élémentaire de type latch dynamique (capacité) cellules simples, cycle de rafraîchissement (# ms) n bits, 2 n points mémoire, n amplificateurs de L/E, n interrupteurs de rafraîchissement RM : point mémoire élémentaire de type latch statique cellules plus complexes, pas de rafraîchissement Paramètres communs Paramètres statiques : taille Paramètres dynamiques : Taccès, Tp, Tmaintien, Durée d impulsion R/W,... uffers d E/, Décodage,... 99 Timing mémoire : définitions Read cycle RED Read access Read access Write cycle WRITE Data valid Write access DT Data written 100 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 rchitecture mémoire : décodeurs M bits M bits N words" 0 1 2 Word 0 Word 1 Word 2 torage cell 0 1 0 Word 0 Word 1 Word 2 torage cell N-2 N-1 Word N-2 Word N-1 K-1 K = log 2 N Word N-2 Word N-1 Input-Output ( M bits) Input-Output ( M bits) Intuitive architecture for N x M memory Too many select signals: N words == N select signals Decoder reduces the number of select signals K = log N 2 dapted from J. Rabaey et al., Digital Integrated Circuits, econd Edition. Copyright 2003 Prentice Hall/Pearson. 101 rchitecture mémoire générale Problem: PECT RTIO or HEIGHT >> WIDTH 2 L-K it line K K+1 Word line L-1 ense amplifiers-drivers M. 2 K mplify swing to rail-to-rail amplitude 0 K-1 Column decoder elects appropriate word Input-Output ( M bits) 102 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 rchitecture mémoire hiérarchique lock 0 lock i lock P 2 1 Row address Column address lock address Global data bus Control circuitry lock selector Global amplifier/driver I/O 103 Mémoires ROM Mos ROM (type NOR) Niveau du point P[i,j] : Ligne (i) sélectionnée WL[i] (word line) Colonne (j) sélectionnée L[j] (bit line) i un transistor existe WL[i]=1 impose transistor passant, le niveau obtenu sur la ligne j est égale à 0. (connecté au GND) i absence de transistor : connexion directe avec VDD le niveau par défaut obtenu vaut 1 Programmation par masque réalisant aux points (0) voulu un transistor NMO par création d un contact métal-diffusion V DD Pull-up devices Cell WL [0] WL [1] WL [2] WL [3] GND GND Polysilicon Metal1 Diffusion Metal1 on Diffusion L [0] L [1] L [2] L [3] 104 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Mémoire ROM Mos ROM (type NND) Tous les WL[i]=1 par défaut exceptée la ligne sélectionnée i absence de transistor : connexion directe avec VDD Programmation par masque réalisant aux points (0) voulu un transistor NMO Pas de contact avec VDD ou GND : réduction de la taille Diminution en performance par rapport aux ROM NOR V DD Pull-up devices Cell L [0] L [1] L [2] L [3] WL [0] WL [1] WL [2] Polysilicon Diffusion Metal1 on Diffusion WL [3] 105 Mémoires PROM PROM Transistor diffusés : programmation du seuil des transistors. uivant la tension de seuil obtenu, le transistor est ou non valide Invention du concept en 1984 EPROM : effaçable par utra-violets : grande densité mais lent et extraction de la mémoire EEPROM : intégration plus faible (2tr/point au lieu de 1), effaçable sur site mais reste lent (5µms/mot) Flash EPROM intégration et vitesse. (Effacement par le substrat pour l ensemble) ex : Hitachi, 1998, Flash de 256Mo Principe : Floating-Gate transistor ou transistor à tension de seuil programmable 20 V 0 V 5 V 10 V 5 V 20 V 0 V 5 V D D D Forte tension créant un phénomène d avalanche, les électrons sont happés et piégés sur la grille flottante. Les électrons restent piégés pour une tension inférieure. En appliquant 5V, l effet transistor ne peut avoir lieu, la tension de seuil résultante est de 7.5V. 106 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Mémoires RM Mos RM 6 transistors nécessaires pour réaliser un point mémoire : flip flop où WL remplace l horloge i-polarité des bit-lines requis pour la marge de bruit pendant les cycles de lecture et d écriture élection de la ligne : WL[i] = 1 Ecriture d un 0 : L=0 et!l=1 Reset Lecture : L et!l préchargé à 1 Lecture de Q=1 utre solution : inverseur à NMO résistif 4 transistors mais consommation et marge de bruit réduite ( 0 =Vt) M 2 WL V DD M 4 Q M 5 Q M 6 M 1 M 3 L L 107 Mémoire DRM Mos DRM à 1 transistor Rafraîchissement nécessaire si la Ram n est pas modifiée : 1 lecture suivie d 1 écriture (tous les 2-4ms) Ecriture : WL = 1, la valeur à mémoriser est placée sur L, Cs se charge ou se décharge en conséquence Lecture : WL = 1, L chargée à VDD/2, ensuite un échange de charge à lieu entre Cs et Cbl mplification nécessaire après lecture : vitesse et niveau Intégration explicite d une capacité supplémentaire Cs WL L WL Write 1 Read 1 M 1 X GND V DD 2 V T C V DD L V DD /2 V sensing C L C ΔV = ( Vbit VDD / 2) C + C L 108 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 DRM 3 transistors Mémoire DRM 2 lignes WL et L : lecture et écriture, pas d amplification L 1 L 2 WWL RWL WWL M 3 RWL M 1 X M 2 X V DD 2 V T C L 1 V DD L 2 V DD 2 V T D V 109 II Conception des cellules MO 1. Circuits logiques combinatoires - Logique Complémentaire (CMO) - Logique nmo - Logique Pseudo-nMO - Logique d'interrupteurs 2. Dessins de masques - Règles de dessin - Usage des diverse couches - Diagrammes bâtons 3. Circuits logiques séquentiels - Mémoires élémentaires - ROM/RM 4. Délais et Consommation - Rappels - Estimation des délais, modèle RC - ortance - Consommation statique et dynamique - Consommation électrique 5. Interconnexions 110 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 II.4.1. Temps de propagation Rappels inverseur CMO Vin Vdd Rp 50% E Id E(t) (t) Vout t phl t plh t Vss CL Rn CL 50% t Charge : E(t) = 0 : (t) = Vdd[1 - e -t/τp ] Décharge : E(t) = 1 : (t) = Vdd.e -t/τn τn = Rn.Cl τp = Rp.Cl Tp = MX(Tp LH, Tp HL ) 111 Caractéristique de transfert Etat stable : E = Vss ou Vdd ucun courant à part les courants de fuite (négligés en général) Dissipation de puissance # 0 = Pstat Etat transitoire : Vt < E < Vdd -Vt Deux transistors partiellement passants Dissipation de puissance importante Pdyn Id V out NMO off PMO res 2.5 NMO sat PMO res Vt Vdd Vin 2 1.5 1 0.5 NMO sat PMO sat NMO res PMO sat NMO res PMO off 0.5 1 1.5 2 2.5 V in Consommation dynamique : P dyn = F T.Ceff.Vdd 2 Ceff : capacité de charge effective, Ceff=CL P(0 1) F T : fréquence des transitions pour des fronts rapides (attention aux fronts lents!) 112 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Eléments parasites du MO (rappel) G C G C GD D C C G C D NMO Enhancement 1 1 Résistance drain/source: Ron = = K( Vdd Vt) k( Vdd Vt) ε. W. L Capacité de grille: Cg = = W. L. Cox tox Capacité drain / source / bulk : Csb = Cdb W. L. Cj L W 113 Éléments parasites E Capacités grille - drain - source / substrat Vdd C db2 C g4 C gd12 C gd12 C w C db2 : capa. drain Pmos (C DP ) C db1 : capa. drain Nmos (C DN ) C gd12 : capa. grille - drain Nmos et Pmos C DP + C DN = C DN (1+a) avec a = (W/L) P / (W/L) N Cint = C db1 + C db2 + 2. C gd12 C db1 Vss C g3 C w : capa. d interconnexion = Citx C g3 g4 : capa. grilles de l'étage suivant Cext = C g3 + C g4 = capa. de charge C L = C int + C itx + C ext E C L Capa. interne : capacité de l étage (drain/substrat,... ) Capa. externe : capacité de grille des étages commandés Capa. itx: capacité d interconnexion étages 1-2 (souvent négligée pour portes simples et techno. courante) 114 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Modèle simplifié Transistors passants : résistances Nœuds du circuit : capacités Unités : Rn = résistance d un transistor NMO C L = capacité totale de charge Transistor type P : résistance Rp E 2λx2λ 2λx2λ E C tplh tphl C L t plh = Rp.C L t phl = Rn.C L 115 NND k entrées Exemples NOR k entrées E1 Ek E1 E1 Ek Ek E1 Ek t plh = Rp.Cl t phl = k.rn.cl t plh = k.rp.cl t phl = Rn.Cl 116 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Taille des transistors Inverseur CMO Une technologie T 0.25µ donne, pour un transistor NMO 2λ:2λ (L:W), des valeurs de Rn u et Cgn u de 1250Ω et 0.3fF. Pour des transistors NMO de taille 2λ:6λ, et des transistors PMO de taille 2λ:12λ. Rn = Rp = Cgn = Cgp = Temps de propagation de l inverseur composé de ces transistors chargé par un inverseur du même type? Fonction complexe Même technologie que l inverseur 6 D Vdd 6 C 12 12 Tplh = F Tphl = 4 Indiquez les chemins critiques D 2 4 C 4 117 Exemple TD Exprimez 1 en fonction de et. Exprimez en fonction de 1, et En déduire la fonction global de la cellule Donnez le nombre équivalent de portes ainsi qu'une estimation de son temps de traversée. 1 118 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 2. Entrance - ortance Entrance / ortance (Fan-in / Fan-out) Entrance (Fan-In) : rapport entre la capacité d entrée de la porte et Cmin, également appelé puissance de commande (drive) ortance (Fan-Out) : rapport entre la capacité qui charge la porte et Cmin ortance relative : rapport entre le Fan-out et le Fan-in de l étage suivant. R = FOUT/ FIN Unité = inverseur élémentaire (Transistor 2λx2λ) 3x sortance = 3 3x sortance relative = 3 C min Drive Porte FIN FOUT R 3 4 4/3 2 C 1 D 1 3x 2x C D 119 Temps de propagation Performances Tp = délai de transport + délai inertiel = Dt + Di = Dt + R.Du Technologie Température Tension lim. Capacité de charge ortance relative Tp transport 1 2 3 sortance R : sortance relative Du : délai unitaire 120 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Exemple TD Délais d un arbre d horloge Donner les sortances relatives des différents nœuds du schéma ci dessous En déduire l'estimation du temps de propagation de E vers (Tp) du circuit. On fixe le délai de transport de l'inverseur égal à 0.29ns et le délai unitaire égal à 0.17ns Peut on améliorer ce schéma afin de diminuer le temps de propagation Tp? E 4x 1 équivalent inverseur 64 équivalent inverseur 121 3. Consommation P = Pc + Pcc + Ps Puissance de charge : Pc Charge et décharge des capacités du circuit Courants de court-circuit : Pcc Chemin de court circuit pendant la commutation des structures logiques statiques Courants de fuite : Ps Jonctions, fonctionnement sous le seuil P dyn = α C l Vdd 2 f 122 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Puissance statique (1) Courants de fuite (ubthreshold Leakage Current) Même lorsque Vgs < Vt les transistors MO ne sont pas complètement fermés (p to n) i on diminue Vdd (#Vt) alors ces courants peuvent devenir significatifs Courants inverses de diode ource/drain - ubstrat Négligeable tant que Vdd > Vt Ioff I off = I 0 e VT n* U T 123 Puissance statique (2) Impact de la tension de seuil Technologies récentes sont à deux-vt Cellules Low-Leakage ou High-Performance 124 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Puissance statique (3) Négligeable ou pas? ouvent négligée pour les blocs logiques ayant beaucoup d'activité Mémoires de grandes tailles, peu d'activité (relativement au nombre de transistors) puissance statique non négligeable Technologies nanométriques Diminution de Vdd et donc de Vt ugmentation de l'influence de la puissance statique Optimisations? Ps = N Tr. Vdd. I0. e VT n* U T 125 Puissance statique (4) Technologie 130 nanomètres I static () slow-slow typical fast-fast -10 o C 2.1E-06 1.2E-05 7.0E-05 25 o C 1.7E-05 8.2E-05 3.9E-04 50 o C 6.1E-05 2.5E-04 1.1E-03 Circuit avec 5 millions de transistors MO, 0.6 Volt 1 m leakage upérieur au courant total spécifié! [Piguet03] 126 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Puissance dynamique (1) Courants de charge/décharge des capacités : Ic Vdd Idd = Icc + Ic Icc Ic Cl Vin Icc Vout Ic Pc = α.f.cl.vdd 2 α : taux d'activité, Cl : capacité totale de charge, f : fréquence 127 Puissance dynamique (2) Energie par transition = C l Vdd 2 Puissance = Energie par transition Vitesse de transition = C l Vdd 2 f La puissance est peu fonction de la taille des transistors de la cellule considérée P c = C l Vdd 2 f 0 1 = C l Vdd 2 f P 0 1 = α C l Vdd 2 f = C EFF Vdd2 f C EFF est la capacité effective = C l P 0 1 Puissance Dépend des données Dépend de l activité 128 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Puissance dynamique (3) Courants de court-circuit : Icc Chemin de court circuit pendant la commutation des structures logiques statiques : NMO et PMO conduisent simultanément Pour les circuits conçus correctement 15% Fronts lents? 129 Puissance dynamique (4) Courants de court-circuit : impact des fronts lents Temps de court circuit plus long Dépend de la charge de la porte Capacité faible Capacité élevée Pcc = α.f.τ.k.(w/l).(vdd - 2Vt) 3 /2 α : taux d'activité, τ : temps de montée, K : techno, W/L : taille 130 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Puissance dépend des données Exemple : porte inverseur P(0 ->1) = P(OUT = 0) P(OUT = 1) = 1/4 Exemple : porte NOR statique à 2 entrées OUT 0 0 1 0 1 0 1 1 0 1 0 0 Fonction NOR Hypothèse : P(=1) = 1/2 et P(=1) = 1/2 P(OUT=1) = 1/4 P(0 ->1) = P(OUT = 0) P(OUT = 1) = 3/4 1/4 = 3/16 Ceff = 3/16. Cl Fonction de la statistique des entrées P 0 1 ND (1-P P ) P P OR (1-P )(1-P ) (1-(1-P )(1-P )) XOR (1-(P +P -2 P P )) (P +P -2 P P ) 131 Probabilités de transition Probabilités de transition d'une porte NOR P =P(=1) P =P(=1) P 1 =P(=1)=(1-P )(1-P ) P 0 1 = P 0.P 1 =(1-(1-P )(1-P )) (1-P )(1-P ) 0 0 1 0 1 0 1 0 0 1 1 0 α est une fonction dépendant fortement de la statistique des signaux 132 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Probabilités de transition Propagation des probabilités P() = ½ P() = ½ P(C) = ½ C X P(X =1) = 1/4 P( = 1) = 1/2. 3/4 = 3/8 αx = P(X=0). P(X=1) = (1-P(X=1)). P(X=1) = (1 1/4). 1/4 = 3/16 α = P(=0). P(=1) = (1 P(=1)). P(=1) = (1 3/8). 3/8 = 5/8.3/8 = 15/64 133 Probabilités de transition Problème du traitement de la reconvergence C X Z P(Z=1) = P(=1) P(X=1 =1) Devient rapidement complexe! 134 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Glitch en CMO Glitch (hasards dynamiques) Transitions dynamiques parasites Consommation importante (ET INUTILE) de courant C X C 101 000 X 135 Example 1: Chain of NND Gates 1 out1 out2 out3 out4 out5... 6.0 lt) o (V V 4.0 2.0 out2 out8 out6 out4 out1 out3 out5 out7 0.0 0 1 2 3 t (nsec) 136 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Example 2: dder Circuit C in dd0 dd1 dd2 dd14 dd15 0 1 2 14 15 lts o V, e g lta o V t u tp u O m u 4.0 2.0 Cin 1 10 0.0 0 5 10 Time, ns 3 2 4 6 5 15 137 II.5. Interconnexions Pourquoi s intéresser aux interconnexions? Constitue une charge supplémentaire en sortie de porte Diminution des technologies ugmentation de leurs effets parasites ugmentation de la taille des puces Idem Modèle de capacité Capacité d interconnexion : C int = ε ox WL t ox L W Champ électrique H t OX i0 2 ubstat 138 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Interconnexions utres Capacité de bord : (modèle empirique) H i0 2 ubstrat Capacités inter-fils (cross talk) : ΔV C X = C + C X 5 X XY Interconnexions locales V Ex: 5x5 µm Overlap: 0.35 V Interférence φ In 1 In 2 In 3 φ V DD C XY I m p o PDN Impossible d'afficher l'image. Votre ordinateur manque X peut-être de mémoire pour ouvrir C X l'image ou l'image est Y 5V OV Interconnexions globales C total C interconnexion C inter-fils 139 Modèle de résistances Interconnexions R = ρ L HW Réduction de la techno augmentation de la résistance en 1/H olutions : Conserver H constant ugmenter le nombre de couches d interconnexions (5 en 1998) Résistances de contact optimisées Tungsten plugs M5 M4 M3 M2 M1 140 Olivier entieys
Méthodologie de conception des circuits intégrés VLI - 2. Cellules MO 1/02/10 Pad de sortie Mise en parallèle de transistor de petite taille pour réduire la résistance et la capacité du câblage. onding Pad Interconnexions V DD 100 µm Out GND In V DD Out NMO PMO 141 Olivier entieys