Première utilisation du Spartan 3E Kit NEXYS2 sous l environnement Webpack Xilinx ISE

Première utilisation du Spartan 3E Kit NEXYS2 sous l environnement Webpack Xilinx ISE

Objectif Dans ce TP, nous allons réaliser un design simple sur FPGA Xilinx en utilisant le 3E Spartan de la carte Digilent NEXYS2. Le but de ce TP vise à fournir une initiation à l utilisation des outils de xilinx et / ou la conception de FPGA en général. Ce TP suppose que l étudiant a déjà installé Xilinx ISE, une version gratuite est disponible à http://www.xilinx.com/webpack. (version 12.4) Sur les machines du fil, il faut : 1- Récupérer le fichier de licence sur la page qu on vous indique et l'enregistrer sur votre compte 2- Depuis un terminal, lancer le gestionnaire de licences par la commande: /opt/xilinx/12.4/ise_ds/common/bin/lin/xlcm 3- Dans l'interface de gestion de licences choisir "Get free webpack licence" 4- Cliquer sur "connect now" puis sur "copy licence" 5- Charger le fichier de licence puis cliquer sur "close" Remarque: les étapes de 1 à 5 ci-dessus sont à réaliser par chacun sur son propre compte (une seule fois pour tout le semestre) 6-Le logiciel ISE est maintenant prêt à être utiliser. Il se lance avec la commande: /opt/xilinx/12.4/ise_ds/ise/bin/lin/ise Le projet Pour cette première expérience, nous aborderons les dispositifs les plus fondamentaux de la carte NEXSYS, le segment de switch et l afficheur LED 7-segment. La première partie est assez simple: utiliser 4 interrupteurs SW0 à SW3 pour représenter un nombre de 4-bit binaire dont la valeur peut évidemment s afficher en hexa entre 0-F. Nous aimerions placer cette valeur sur l afficheur droit 7- segment de la carte. A partir de cette mise en œuvre l étudiant devra implémenter d autres expériences du même type qui devront être validées par l assistant de TP. Phase 1 Connectez la carte via le cable USB et placez l interrupteur en position ON. Lancez le logiciel ISE.

Pour commencer la conception, il faut créer un nouveau projet avec "File"->New Project. Lorsque vous spécifiez le nom du projet et le répertoire, évitez les espaces dans le chemin. La prochaine étape sert à préciser le type de FPGA que vous ciblez. C'est pour nous celui de la carte NEXYS2.

Next puis finish pour clôturer cette partie. Phase 2 Pour décrire le système, nous allons ajouter un fichier VHDL à notre projet. Bien que cette tâche puisse être faite avec n'importe quel éditeur de texte, ISE nous propose de créer le squelette du programme pour nous, intéressant car nous créons le fichier à partir de rien. L ajout d'un fichier existant est néanmoins aussi simple, et serait fait avec le «Project -> Add Copy of Source". Donc ici nous sélectionnons "Project-> New Source ", puis remplissons la boîte de dialogue permettant à l outil de créer un nouveau fichier VHDL avec le nom "toplevel.vhd"

En cliquant NEXT, vous serez invité à entrer les ports de votre nouveau module. C est facultatif mais cela vous permet d'économiser la saisie manuelle d une partie du module VHDL. Que vous le remplissiez ou non, le fichier texte obtenu reste complétement modifiable par la suite. Nous entrons les ports qui seront insérés dans l ENTITY dans le fichier VHDL: les 4 switch en entrée et les 7 segments en sortie. En plus, nous insérons le port "anodes» qui sera utilisé pour activer / désactiver chacun des 4 afficheurs individuellement. Next et Finish nous produit automatiquement le squelette du module VHDL toplevel.vhd. Le code produit est composé de deux parties : la partie ENTITY qui précise les ports de notre architecture et la partie ARCHITETURE qui en donne le comportement. C est cette seconde partie qu il faut maintenant spécifier. Nous insérons ce comportement entre le BEGIN et END de cette ARCHITECTURE. Pour chaque valeur présente sur le port switches, il faut donner les segments à afficher sur le port de sortie sevenseg. On utilise pour cela un WITH SELECT (pareil qu un case ou select ou ), la notation x»2» représente un nombre de 4 bits en hexa. Le signe <= permet d affecter une valeur au signal de sortie en fonction de la valeur présente sur le signal d entrée à un instant particulier. De façon intuitive, les signaux ne sont pas des variables rangées en mémoire mais plutôt des valeurs qui circulent et évoluent avec le temps. Voici le codage sur 7 bits de notre afficheur :

Et le code VDHL correspondant : with switches select sevenseg <= "1000000" when x"0", "1111001" when x"1", "0100100" when x"2", "0110000" when x"3", "0011001" when x"4", "0010010" when x"5", "0000010" when x"6", "1111000" when x"7", "0000000" when x"8", "0010000" when x"9", "0001000" when x"a", "0000011" when x"b", "1000110" when x"c", "0100001" when x"d", "0000110" when x"e", "0001110" when others; anodes <= "1110"; Après avoir entré le code VHDL, enregistrez le fichier, et vérifier la syntaxe en cliquant sur Check Syntax sous la rubrique Synthesize dans le volet Processus. Phase 3 La tâche suivante consiste à attribuer nos ports d'entrée et de sortie vers les emplacements effectifs sur le chip. Sans cette étape, les broches seraient attribuées par le logiciel Xilinx au hasard. Pour ce faire, nous devons d'abord en créer un nouveau fichier de type Universal Constraints File (.ucf) Cela sera fait par Project -> New Source :

IL faut ici insérer le code qui correspond à la carte NEXYS2. Voici les noms des connections sur la carte. Voici le code correspondant à insérer et à sauvergarder: NET "anodes<0>" LOC = "F17"; NET "anodes<1>" LOC = "H17"; NET "anodes<2>" LOC = "C18"; NET "anodes<3>" LOC = "F15"; NET "sevenseg<0>" LOC = "L18"; NET "sevenseg<1>" LOC = "F18";

NET "sevenseg<2>" LOC = "D17"; NET "sevenseg<3>" LOC = "D16"; NET "sevenseg<4>" LOC = "G14"; NET "sevenseg<5>" LOC = "J17"; NET "sevenseg<6>" LOC = "H14"; NET "switches<0>" LOC = "G18"; NET "switches<1>" LOC = "H18"; NET "switches<2>" LOC = "K18"; NET "switches<3>" LOC = "K17"; Il nous reste à vérifier la connexion de la clock. Un click droit sur Generate Programming File puis dans le menu sur Process Properties on choisit la clock à JTAG Prêt pour la synthèse!! La prochaine étape dans le processus c est l'ise de Xilinx qui le fait pour vous. L'ensemble du processus peut être réalisé en cliquant sur Generate Programming File pour votre fichier toplevel. Configuration Maintenant que le fichier de programmation a été généré, il est temps de charger votre design sur le FPGA, et de le tester. On utilise pour cela la connexion USB et l outil spécifique à cette carte ADEPT. Chargez votre programme sur le PFGA à l aide de Browse, puis charger le programme via Program.

Configuration sous linux : Chargement du design sur le FPGA sous Linux, soit en ligne de commande. Vérifiez que votre carte FPGA soit branchée et allumée. Ouvrez un terminal, seulement 2 commandes sont utiles. La commande «djtgcfg enum» : cette commande permet de lister toutes les cartes connectées à l ordinateur. La commande «djtgcfg d Nexys2 prog i 0 f toplevel.bit» A vous de jouer!!!! En changeant les positions des switch, vous devez observer un affichage sur le premier afficheur différent.. Question 1 : Affichez la valeur codée sur les 4 afficheurs en même temps.

Question 2 : faire un afficheur qui affiche un seul segment en fonction de son numéro, A= 1, B= 2, etc.. et rien sinon. Question pour les rapides : même affichage que la question 2 mais c est le switch i qui déclenche l affichage du segment i. Exemple en position les switches 1 ou 3 les segments 1 ou 3 s allument. Il faudra modifier le code VHDL. Question pour les pro : peut-on combiner 2, 3.. ; 7 segments en positionnant 2, 3..7 switches en même temps.