Module ER 23 SYNTHSE LOGIQUE VHDL Technologie: Circuits logiques programmables

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1 Module ER 23 SYNTHSE LOGIQUE VHDL Technologie: Circuits logiques programmables

2 RECONFIGURABLES I. Généralités I.1. Présentation I. 2. Pourquoi des circuits programmables? I. 3. Classification des circuits logiques programmables I.4. Domaine des circuits logiques programmables I. 5. Performances comparées I. 6. Environnement de développement

3 II. Les technologies d interconnexion II.1. Les cellules à fusible ou antifusible II.2. Les cellules reprogrammables les cellules Flash EPROM II.3. Conclusion III. Architectures III.1. Introduction III.2. PLD III.3. EPLD - CPLD

4 I. Généralités I.1. Présentation Différentes approches pour un système logique logique standard: vue en ENSL1 Application Specifics ASIC Integrated Circuit logique programmable Progression constante de l intégration : diminution des coûts, de la consommation et de la taille des systèmes amélioration des performances et de la fiabilité 1980 : composants programmables 1990 : FPGA complexes Développement du domaine avec des méthodes de conception spécifiques

5 I.2. Pourquoi des circuits programmables? Logique standard fonction figée par le constructeur intégration faible coût faible disponibilité immédiate Logique programmable Mux 74HC151: 0,5 fonction à programmer par l utilisateur intégration élevée: plusieurs 10 5 transistors coût? CPLD XC2C256: 15 Temps de développement nécessaire

6 I.2. Pourquoi des circuits programmables? Par rapport à la logique standard gain de place gain en nombre de connexions meilleure fiabilité gain en vitesse et en consommation possibilité d évolution confidentialité

7 I. 3. Classification des circuits logiques programmables

8 I. 3. Classification des circuits logiques programmables PLD : Programmable Logic Device réseau logique programmable composés de réseau de ET et de OU EPLD : Erasable Programmable Logic Device ou CPLD : Complex Programmable Logic Device constitué de plusieurs blocs de type PLD reliés par un réseau d interconnexions FPGA : Field Programmable Gate Array ou LCA : Logic Cell Array (Xilinx) matrices de cellules simples identiques reliables par des interconnexions programmables

9 I. 3. Classification PLD Circuits logiques programmables PAL Bipolaires non effaçables EPLD Circuits logiques effaçables FPGA Réseaux de portes programmables PAL CMOS PAL ICE GAL et GAL AMD VATTICE EPLD Complexes ou CPLD FPGA De type RAM XC XILINX FLEX ALTERA TPC FPGA A Antifusibles TEXAS Xilinx XC2C256 EPLD UVPROM EP XXX MAX 5000} ALTERA MACH 3 et 4 plsi EPLD E²CMOS MAX 7000 MAX 9000} ALTERA AMD VATTICE Isp EPLD MAX 9000 isplsi MACH 3 et 4 ALTERA VATTICE AMD

10 I.4. Domaine des circuits logiques programmables EPLD-CPLD Erasable PLD ou Complex PLD Les EPLD sont programmables électriquement et effaçables aux UV ; les EEPLD sont effaçables électriquement Principe similaire aux PAL mais avec interconnexions réalisées en techno UVPROM On trouve également les plsi et isplsi (in situ programmable)

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12 I.5. Performances comparées

13 I. 6. Environnement de développement Programmateurs standard JEDEC génère les chronogrammes nécessaires à la programmation du circuit en fonction des spécifications de son fabricant Composants autonomes de production phase de production : plusieurs circuits simultanément 1 seul type de produit Composants autonomes de laboratoire une seule pièce à la fois divers circuits logiques cartes de programmation avec PC + logiciel de programmation (ISE)

14 II. Les technologies d interconnexion II.1. Les cellules à fusible ou antifusible

15 II. Les technologies d interconnexion II.1. Les cellules à fusible ou antifusible

16 II. Les technologies d interconnexion II.2. Les cellules reprogrammables a. le transistor MOS à grille flottante b. les cellules UVPROM c. les cellules EEPROM d. les cellules Flash EPROM e. les cellules SRAM Technologie du CPLD Xilinx XC2C256 Coolrunner

17 II. Les technologies d interconnexion II.2. Les cellules reprogrammables les cellules Flash EPROM

18 II. Les technologies d interconnexion II.3. Conclusion

19 III. Architectures III.1. Introduction a. Modes de codage des fonctions combinatoires PLA : réalisation de termes produit dans un réseau d interconnexions LUT : Look Up Table ; des mémoires contiennent l équivalent d une table de transposition (SRAM) MUX : multiplexeurs câblés

20 III. Architectures III.1. Introduction b. Modes d interconnexion

21 III.2. PLD matrice PLA toute fonction combinatoire peut être exprimée sous forme d une somme de termes produits ou d un produit de termes somme Codage des fonctions : table d interconnexion programmable

22 III.2. PLD

23 III.2. PLD

24 III.3. EPLD - CPLD Architecture ensemble de fonctions de type PAL pouvant être interconnectées à l aide d une matrice macrocellules de base regroupées en blocs logiques 2 niveaux d interconnexion : matrice globale (AIM) distribution de signaux dans chaque bloc logique

25 III.3. EPLD - CPLD Architecture

26 III.3. EPLD - CPLD Xilinx XC2C256 architecture très simple (type PLA) composants isp, norme JTAG tensions : 1,8 V et 1,5V<VCCIO<3,3V vitesse de fonctionnement élevée (T PD =5,7ns) mode programmable de réduction de la consommation pour chaque macrocellule sortie Open-Drain pour OU câblé et «drive LED» option de mise à la masse des entrées/sorties afin de réduire les perturbations

27 III.3. EPLD - CPLD CoolRunner-II CPLD Family Parameters XC2C256 Macrocells: 256 Max I/O : 100 TPD (ns): 5.7 TSU (ns) : 2.4 FSYSTEM1 (MHz): 256

28 Xilinx XC2C256 Chaque bloc fonctionnel contient 16 macrocellules indépendantes Les 16 sorties alimentent la matrice d interconnexion La logique interne (internal logic engine) est réalisé par un PLA qui accèdent directement aux blocs IO Les 40 entrées peuvent générer 56 termes produits

29 Circuits logiques programmables Xilinx XC2C256 : la carte de développement CoolRunner

30 Xilinx XC2C256 : la carte de développement CoolRunner Sorties actives «L» Entrées actives «L» Affichage 7 segments multiplexé

31 Des questions??? Circuits logiques programmables Mise en pratique cette semaine avec le module VHDL appliqué au thème 2 des TR (ER 22)