THESE. Présentée à : L INSTITUT NATIONAL DES SCIENCES APPLIQUEES DE TOULOUSE. Pour l obtention. Du DOCTORAT DE L I.N.S.A.

THESE Présentée à : L INSTITUT NATIONAL DES SCIENCES APPLIQUEES DE TOULOUSE Pour l obtention Du DOCTORAT DE L I.N.S.A. Spécialité : CONCEPTION DE CIRCUITS MICROELECTRONIQUES ET MICROSYSTEMES Par Fabrice CAIGNET Mesure et modélisation prédictive des phénomènes parasites liés aux interconnexions dans les technologies CMOS Directeur de thèse : Rapporteurs : Membres du jury : M. Etienne SICARD M. André TOUBOUL M. Jean CHILO M. Augustin MARTINEZ M. Willian DYLAN M. Michel HAOND M. Georges FERRANTE 1

Thése : "Mesure et modélisation prédictive des phénomènes parasites liés aux interconnexions dans les technologies CMOS" Résumé : Face aux constantes évolutions de la micro-électronique, l'intégrité de signal est devenue un des problèmes majeur du bon fonctionnement des circuits. Avec la rapide montée en fréquence et l augmentation des densités d intégration, les interconnexions jouent un rôle de plus en plus important. Non seulement les délais de propagation des signaux deviennent de plus en plus significatifs, mais encore le rapprochement des interconnexions induit des phénomènes parasites tels que les phénomènes de diaphonie. Le concepteur de circuits microélectroniques se doit de considérer le comportement des interconnexions en prenant en compte correctement les phénomènes parasites. Ce travail présente les phénomènes parasites liés aux interconnexions, et donne les différentes approches physiques depuis l'analyse électromagnétique à la modélisation des lignes. Après avoir exposé les différentes méthodes de caractérisation des interconnexions, une méthode de mesure générique permettant la caractérisation de l'intégrité de signal est proposée. La méthode a été implémentée dans différentes technologies, depuis la CMOS 0.7µm à des "process" avancés, 0.35µm, 0.18µm (ST-Microelectronics), 0.25µm (INFINEON), et plusieurs résultats expérimentaux sont présentés. Un ensemble d'abaques orientées intégrité de signal ainsi que des formulations analytiques de l'amplitude des phénomènes parasites sont proposées. Grâce à ces abaques, nous proposons des solutions visant à pallier les problèmes d'intégrité de signal au niveau de la mise en place des règles de dessin, du placement/routage et de la vérification après routage. Abstract : With the constant evolutions of the micro-electronics, the integrity of signal became one of the major problem of the circuit performances. With the increased of the frequency and the high density of integration, the interconnections play an increasingly significant role. Not only the propagation times of the signals become increasingly significant, but still the proximity of the interconnections induce parasitic phenomena such as crosstalk. The micro-electronic designer of circuits must consider the behavior of the interconnections by taking into account correctly the parasitic phenomena. This work presents the parasitic phenomena related to the interconnections, and give the various physical approaches from the electromagnetic analysis to the modeling of the lines. After having exposed the various methods of characterization of the interconnections, a generic measurement method allowing precise characterizations is proposed. The method has been implemented in various technologies, from the CMOS 0.7µm, to advanced "processes" like 0.35µm, 0.18µm (ST-Microelectronics), 0.25µm (INFINEON), and several experimental results are presented. A whole of abacuses directed signal integrity and analytical formulations are proposed. Thanks to these abacuses, we propose solutions aiming at mitigating the problems of integrity of signal the levels of the design rules establishment, the placement and route methodology, and the post-layout analysis. Spécialité : Conception de circuits Microélectronique et Microsystèmes Mots-clés : Circuit intégrés, technologies CMOS, interconnexions, intégrité de signal, mesure "on-chip", simulation, outil CAO. Key Words : Integrated circuits, CMOS technologies, interconnections, signal integrity, "on-chip" measurement, simulation, CAD Tools. 2

Remerciements Ce travail a été effectué au sein du groupe de recherche "sûreté de fonctionnement des systèmes" au département de génie électrique et informatique de l INSA de Toulouse. Je remercie M. B. PRADIN, directeur de ce département, ainsi que tous le personnel technique et administratif pour leurs nombreux conseils ainsi que pour la bonne humeur dont ils ont toujours su faire preuve. Je voudrais témoigner toute ma sympathie et ma vive reconnaissance à Etienne SICARD, mon directeur de thèse, qui a fait preuve de tant de patience et de pédagogie tout au long de ces trois dernières années. Il a su me donner confiance en moi-même, en particulier en me permettant de participer à de nombreuses conférences internationales et réunions techniques avec des industriels, en relation directe avec mon sujet. J adresse mes sincères remerciements à M. A. MARTINEZ qui me fait l honneur de présider mon jury, ainsi qu à M. J. CHILO, M. A. TOUBOUL qui ont accepté la charge d être rapporteurs. Je n'oublierais pas D. WILLIAMS, professeur au NIST (National Institut of Standard and Techniques) de Boulder Colorado pour son soutient constant et en particulier pour la qualité de ses conseils au moment de la rédaction de ce document. Consciente de l opportunité qui m a été donnée de travailler en collaboration avec le milieu industriel, je tiens à exprimer toute ma gratitude à M. J.G. FERRANTE (MATRA S&I) coordinateur du projet MEDEA et membre du jury, grâce à qui j'ai pu rentrer en contact avec les représentants des industries de pointe européennes. J'en profite pour remercier M. M. HAOND (ST-Microelectronics), membre du jury, qui m'a fait confiance et guidé dans l'élaboration de motifs de test visant à caractériser les process avancés en cours de développement. Que M. P. SAINTO (ST-Microelectronics), et M. T. STEINCKE (INFINEON) trouvent ici l'expression de ma sincère gratitude pour l intérêt qu ils ont porté à mes recherches et pour m avoir donné accès à des technologies avancées, sans lesquelles ce travail n aurait pu être mené à bien. Un grand merci à Pierrot (P. SOLIGNAC), qui a réalisé les différents bancs de test nécessaires à la mise en œuvre de notre système de mesure. Ses compétences, sa disponibilité et sa patience m ont rendu d inestimables services. Je remercie M. N. FROIDEVEAU (ST-Microelectronics), et M. R. NIEBAUER (INFI- NEON) pour leurs compétences industrielles sans qui la conception de puces de plus en plus complexes n'aurait pu être possible. Nombreux sont ceux qui m ont supportée durant ces dernières années, je pense à tous les membres du DGEI, Colette, Pascale, Claude, Ana, Jean-Louis, Jean-Yves, Pierre, Fofo, Ber- 3

nard et tous les autres, la liste serait trop longue. Je remercie évidemment mes collègues de bureau, Marc, Soso et Chen Xi avec qui le travail en équipe à toujours été très instructif et plein de vie. Je ne peux terminer ces remerciements sans exprimer toute ma gratitude à ma famille qui m a supporté, soutenu et conseillé tout au long de cette thèse, en particulier Cécile et mes parents. 4

5 Aux miens

Table des matières. REMERCIEMENTS...3 TABLE DES MATIÈRES...6 INTRODUCTION...9 CHAPITRE I : INTÉGRITÉ DU SIGNAL ET EVOLUTIONS TECHNOLOGIQUES....16 I. PLACE DE L'INTERCONNEXION DANS L'ÉVOLUTION TECHNOLOGIQUE...17 1.1) Introduction....17 1.2) Augmentation de la fréquence de fonctionnement...18 1.3) Evolution des interconnexions...19 1.4) Evaluation des paramètres résistifs et capacitifs...20 II. INTERCONNEXIONS ET INTÉGRITÉ DU SIGNAL....22 2.1) Le retard de propagation....22 2.1.1) Définition du délai.... 23 2.1.2) Notion de longueur typique.... 24 2.1.3) Evolution du délai avec la technologie... 24 2.1.4) Insertion de répéteurs... 26 2.2) Le couplage diaphonique....28 2.2.1) Définitions... 29 2.2.2) Evolution de la diaphonie avec la technologie... 30 2.3) Le retard induit par couplage diaphonique...34 III. QUELLES SOLUTIONS POUR RÉSOUDRE LES PROBLÈMES D'INTÉGRITÉ DE SIGNAL....36 3.1) Règles de dessin dédiées à l'intégrité de signal....37 3.2) Vérification et simulation "Post-Layout"....38 IV. CONCLUSION...39 RÉFÉRENCES :...40 CHAPITRE II : RAPPEL SUR LA THÉORIE DES INTERCONNEXIONS...42 I. ) RAPPEL D'ÉLECTROMAGNÉTISME...43 1.1 ) Equations de Maxwell...43 1.2 ) Régime statique....46 1.3) Régime harmonique....48 1.4) Les fonctions de Green...49 1.5) Modes de propagation...52 1.5.b) Mode de propagation Transverse Electromagnétique... 52 1.6) Equivalence ligne de transmission...54 1.7) Effet de peau...55 1.8) Classification des modes de propagation...56 II. LOGICIELS D'EXTRACTION DES PARAMÈTRES...58 2.1) Méthodes de résolution....58 2.2) Intérêt de la mise en place d'un extracteur de paramètres...59 2.2.1) Choix de la dimension (2D, 3D)... 59 2.2.2) Choix d'une analyse paramétrique sur plusieurs paramètres.... 60 2.2.3) Méthodologie adoptée... 61 2.2.4) Exemple d'application... 63 III. CONCLUSION...66 RÉFÉRENCES :...67 CHAPITRE III :MODÉLISATION DES D'INTERCONNEXIONS...69 I. INTRODUCTION...70 II. CALCUL DES PARAMÈTRES D'INTERCONNEXION...71 2.1) Introduction...71 2.2) Modélisation capacitive...71 6

2.2.1) Capacité de substrat.... 72 - Capacité plane... 72 - Prise en compte des effets de bord... 73 - Approche analytique... 74 2.2.2) Capacité de couplage.... 76 2.2.3) capacité de croisement.... 78 2.2.4) Conclusion.... 78 2.3) Modélisation résistive...79 2.3.1) Résistance par carré... 79 2.3.2) Rôle des Vias... 80 2.3.3) Effet de peau... 80 2.4) Modélisation inductive d'une interconnexion...81 III. MODÉLISATION DES INTERCONNEXIONS....83 3.1. Choix d un modèle...83 3.1.1) L interconnexion seule... 84 3.1.2) Deux interconnexions couplées... 85 3.1.3 Découpage de la ligne : Vers un modèle distribué... 85 3.2) Etude comparative des modèles...86 III. CONCLUSION...91 RÉFÉRENCES :...93 CHAPITRE IV : MÉTHODES DE MESURE...95 I. ) INTRODUCTION...96 II. LES DIFFÉRENTES MÉTHODES DE MESURE....96 2.1) Introduction:...96 2.2) Mesure externe...97 2.3) Mesure sous pointes...97 2.4) Mesure par faisceau d'électrons (IDS) : "E-Beam testing"...98 2.5) Mesures hautes fréquence : Réflectométrie - Paramètres [S]...100 2.6) Méthodes intégrées sur puces...102 2.6.1) Mesure de capacité "on-chip" :...102 2.6.1a) Oscillateur...102 2.6.1b) capteur de mesure de capacités...103 2.6.2) Caractérisation du couplage :...105 2.6.3) Caractérisation du délai induit par couplage:...106 2.6.4) Mesures temporelles "on-chip"...107 2.6.4a) La méthode d'intel Corporation...107 2.6.4b) Notre approche : méthode d'échantillonnage....110 2.7) Comparaison, performance et choix de la méthode...113 III. MÉTHODE D'ÉCHANTILLONNAGE "ON-CHIP"....115 3.1) Calibrage du système...115 3.1.1) Calibrage de l'amplificateur suiveur...115 3.1.2) Calibrage de l'offset du système échantillonneur bloqueur...116 3.1.3) Calibrage de la cellule de délai....117 3.2) Mise en place...118 3.3) Mode opératoire....119 IV. CONCLUSION...121 RÉFÉRENCES :...122 CHAPITRE V : MESURES ET MODÉLISATION...124 I. INTRODUCTION....125 II. PUCE "ALFA" 0.7µM CMOS....127 2.1) Descriptif:...127 2.2) Performances du capteur en technologie 0.7µm....128 2.3) Mesure de commutation...129 2.4) Mesure de couplage diaphonique....130 2.5) Mesure du délai de commutation induit par couplage diaphonique....134 2.6) Mesure de fluctuation d'alimentation...136 III. PUCE "DEEP" 0.35µM CMOS....139 3.1) Descriptif...139 3.2)Performances du capteur en technologie 0.35µm....140 3.3) Mesure de résistance statique:...141 3.4) Mesure sur des oscillateurs en anneau....142 7

3.5) Mesure de commutation....143 3.6) Mesure de couplage diaphonique...145 3.7) Glossaire de la puce DEEP...147 IV. PUCE "BLUE" 0.18 µm CMOS...148 4.1) Descriptif...148 4.2) Performance du capteur...150 4.3) Motif d'intégrité du signal...150 4.4) Déclinaison du motif, implémentation dans BLUE...155 4.5) Mise en place de la mesure....158 4.6) Mesure de la commutation....159 4.7) Mesure de diaphonie...161 4.7.1) Abaque de la diaphonie en fonction de la longueur de ligne et du choix technologique...163 4.7.2) Abaque de la diaphonie en fonction des pistes aggresseurs actives...163 4.7.3) Abaque de la diaphonie en fonction de la longueur de ligne et de l'espacement entre pistes...164 4.7.4) Abaque de la diaphonie en fonction de la longueur de ligne et de la taille des buffers agresseurs....165 V. CONCLUSION...166 RÉFÉRENCES :...168 CHAPITRE VI : UTILISATION DES RÉSULTATS DE MESURE, PROSPECTIVES...170 I. INTRODUCTION...171 II. MISE EN PLACE DES RÈGLES DE DESSIN....172 2.1) Problématique....172 2.2) Approche proposée....173 2.3) Mise en place de lois d'évolution...175 III. UTILISATION DES ABAQUES POUR LE PLACEMENT ROUTAGE....177 3.1) Placement routage : définition....177 3.2) Notre approche...180 IV. UTILISATION DES ABAQUES POUR LA VÉRIFICATION "POST LAYOUT" ET LA SIMULATION...183 4.1) Estimation "post-layout" : définition....183 4.2) Application au logiciel "MicroWind": Mise en place de l'extraction...184 4.2.1) Technique d'extraction....184 4.2.2) Implémentation...187 4.3) Extraction des phénomènes parasites....188 4.4) Exemples d'application....191 4.5) Deuxième approche....192 V. CONCLUSION...195 RÉFÉRENCES :...196 CONCLUSION...197 GLOSSAIRE...200 GLOSSAIRE DES TERMES TECHNIQUES :...201 GLOSSAIRE DES NOTATIONS PHYSIQUES:...203 UNITÉS ET CONSTANTES USUELLES...204 ANNEXES....205 ANNEXES A...206 ANNEXES B...211 Liste des motifs :...211 Motifs d'extraction des paramètres de transistors :...211 Motifs d analyse de ligne :...211 lignes pour le mesure sous pointes paramètres [S] :...213 Liste des plots d Entrée / Sortie...213 Motif de contrôle des lignes...213 Liste des entrées/sorties du capteur...214 Motifs de calibration (15 plots) :...215 Fichier de simulation de la puce BLUE....215 8

Introduction 9

Depuis l'apparition du premier transistor en 1947, et du premier circuit intégré inventé en 1958 par Jack Kilby (Ingénieur à Texas Instrument) [INTEL99], les technologiques n'ont cessé d'évoluer, et placent aujourd'hui l'industrie du semi-conducteur au premier plan du marché de l'électronique. Les technologies silicium comme les technologies CMOS (Complementary Metal Oxide Semi-conductor) ont été très largement instaurées, et représentent aujourd'hui environ 75% du marché du semi-conducteur. Cette évolution est largement cofinancée par l'explosion de la micro-informatique, des multimédias et systèmes de communication pour qui les besoins sont de plus en plus grands en termes de performances. Ces quinze dernières années ont été les témoins d'un effort constant visant l'intégration de fonctions de plus en plus complexes. Pour situer cette évolution, on peut s'intéresser tout particulièrement à l'évolution des processeurs et des mémoires, représentées en figure 1a et 1b respectivement. Le premier graphe donne l'évolution de la complexité des microprocesseurs en précisant le nombre de transistors. On s'aperçoit que l'on est passé de quelques dizaines de milliers de transistors pour les premiers processeurs (8086 en 1982), à plusieurs dizaines de millions de nos jours, avec la sortie du Merced en 1999. Pour information, le premier processeur a été inventé par INTEL en 1972. Il s'agit du 4004, composé de 2300 transistors et capable de traiter 60000 opérations par seconde à une fréquence de 108KHz. La figure 2 représente une microphotographie du processeur 4004 et du Pentium II de INTEL. Il en va de même pour l'évolution des mémoires RAM (Random Access Memory) qui sont passées de quelque kilos-bits à quelques Giga-bits stockés en l'espace de quelques années. Nombre de transistors Taille des mémoires (bit) 10 9 10 10 1G 10 8 10 7 10 6 10 5 80286 pentium II Merced 486 pentium 80386 10 9 10 8 10 7 10 6 256K 1M 256M 64M 16M 4M 10 4 8086 10 5 82 85 89 92 95 98 01 04 Années 82 85 89 92 95 98 01 04 Années 1-a : Evolution du nombre de transistors des différents microprocesseurs ces dernières années 1-b : Evolution de la complexité des mémoires ces dernières années Figure 1 : Les grandes tendances de l évolution technologique ces dernières années [SIA97]. 10

2.a : Microphotographie du processeur 40042-b : Microphotographie du processeur PentiumII (P2B) Figure 2 : Photographies de deux processeurs emblématiques de INTEL [INT99]. Cette incroyable évolution des performances est essentiellement due à la réduction d'un paramètre technologique qui est la dimension de la longueur de canal des transistors. L'évolution est aussi fortement corrélée à la maîtrise lithographique des traitements du silicium au cours des différentes étapes de fabrication [SIC92]. La figure 3 permet de comprendre comment on arrive à intégrer de plus en plus de transistors sur la même surface de silicium. Deux technologies sont comparées, l'une datant de 1989 (0.7µm) et l'autre de 1998 (0.25µm) où la technologie est définie par la longueur minimale de canal réalisable. Pour cela nous avons choisi une vue en trois dimensions d'un système de trois inverseurs, et la même surface de silicium est reproduite (10µm²). 10µm 10µm 3.a - 0.7µm 3.b - 0.25µm Figure 3 : Comparaison 3D d'un technologie 0.7µm et 0.25µm CMOS [SIC98] 11

Plus la technologie est performante, plus on peut mettre de transistors sur la même surface de silicium. Il n'est donc pas étonnant de faire une comparaison directe entre l'évolution technologique, en s'attachant à la largeur de canal, et l'évolution des microprocesseurs comme présenté en figure 4. Canal l (µm) 2.0 1.0 0.3 0.2 0.1 80286 80386 486 Recherche pentium pentium II l Production Industrielle Recherche 0.05 83 86 89 92 95 98 01 04 Année Figure 4 : Evolution des processeurs (production et recherche) référencés par rapport aux évolutions technologique des longueurs (en longueur de canal) [SIA97]. La réduction de la lithographie est l'un des critères principaux de l'augmentation des performances des circuits pour laquelle la recherche a en permanence environ deux à trois ans d'avance sur la production. De plus on s'aperçoit que l'évolution a été constante au cours de ces dernières années, et on peut prévoir quelles seront les performances des circuits de demain. La S.I.A. (Semiconductor Industry Association) a régulièrement publié un certain nombre d'informations relatives à ces évolutions, et précise les objectifs de ces prochaines années [SIA 97]. Ces prévisions identifient les verrous technologiques qui doivent être levés pour atteindre les performances prévues. Le tableau 1 donne, par exemple, la complexité des processeurs et des mémoires d'ici l'année 2010 en fonction de la lithographie. La S.I.A. y précise des informations relatives à chaque technologie comme le nombre de transistors, la fréquence de fonctionnement, la taille des puces avec l année de mise en production. C est en se basant sur ces informations que nous pourrons par la suite classer par ordre de priorité les problèmes à résoudre pour parvenir en temps voulu à de tels niveaux de complexité. 12

Année de mise en production Lithographie (µm) 1995 0.35 1997 0.25 Mémoires (Bits/Puce) 64M 256M 1G 1G 4G 16G 64G Processeurs (Transistors/cm²) 3M 4M 6.2M 10M 18M 84M 180M Taille des puces (mm²) 250 300 340 385 430 620 750 Fréquences internes (MHz) 500 750 1250 1500 2100 6000 10000 Tension d alimentation (V) 3.3 2.5 2.0 1.8 1.5 0.7 0.6 Nombre de Broches des Processeurs Nombre de Broches des ASIC 1999 0.18 2001 0.15 2003 0.12 2006 0.07 2009 0.05 500 600 810 900 1100 2000 2700 800 1100 1500 1800 2200 4100 5500 Tableau 1 : Evolution des circuits intégrés au cours des prochaines années [SIA97]. Si les interconnexions ont été longtemps négligées elles sont aujourd'hui au centre de nombreuses études. L'évolution technologique les placent au premier rang des éléments perturbateurs des circuits intégrés. Le délai de propagation, le bruit induit par couplage diaphonique, le délai induit par couplage ou les fluctuations d'alimentations sont autant de phénomènes pouvant compromettre le bon fonctionnement des circuits, d'où l'urgence à trouver des solutions réduisant leurs effets néfastes. La récente apparition du cuivre dans le filières de production en est un exemple flagrant, mais les efforts ne doivent pas s'arrêter là car très vite, l'introduction de nouveaux matériaux ne suffira pas à endiguer les problèmes d'intégrité de signal. Il parait donc nécessaire de modifier les méthodologies de conception, d'extraction et simulation de circuits prenant en compte les interconnexions pour garantir la fiabilité du fonctionnement des systèmes. La caractérisation précise des phénomènes parasites est la première étape et c'est sur celleci que nous allons porter notre attention dans le premier chapitre de ce document. Des études comparatives utilisant une modélisation simple des interconnexions y sont menées de façon à quantifier leurs effets avec les réductions des dimensions. En fin de chapitre nous posons les définitions du délai de propagation, de la diaphonie, et du retard induit par diaphonie. Le chapitre II est consacré à l'extraction des paramètres de ligne et essaye de montrer comment on peut passer des équations de Maxwell à une modélisation de type RLC. Un logiciel d'extraction de paramètres permettant de mener des études paramétriques y est présenté ainsi qu'une série d'analyses. Le Chapitre III, fait l'inventaires des différentes modélisations et formulations existantes qui servent à estimer l'amplitude des phénomènes parasites. Le chapitre III présente les modèles de lignes existants et aborde le problème d'une estimation rapide du couplage diaphonique. Mais la simulation n'est pas tout, et pour la valider, des mesures sont nécessaires. Il existe différents types de mesures, dont les principales sont présentées dans le chapitre IV. Certaines d'entre elles sont dites "externes" comme la réflectométrie ou les mesures de paramètres [S], 13

mais la tendance est au développement de systèmes de mesure totalement intégrés sur silicium. L'une des méthodes que nous avons choisie pour effectuer nos mesures y est décrite en précisant nos choix. Le chapitre V est entièrement consacré à la présentation de résultats de mesure effectués sur plusieurs puces allant de la technologie 0.7µm à la technologie 0.18µm. Des comparaisons avec les simulations sont faites afin de valider les différents modèles. La dernière partie de ce chapitre développe l'implémentation d'un motif complet dédié à l'intégrité de signal permettant la mise en place d'abaques directement utilisable pour faire des estimations rapides de placement routage ou des analyses de retard et de bruit sur des circuits finis. Ces techniques sont exposées dans le dernier chapitre (Chap.VI) de ce document où une implémentation logicielle a été effectuée pour l'analyse et des délais de propagation et de diaphonie. 14

Références : [INT99] INTEL Site internet, "History of the Microprocessor", http://www.intel.com/intel/museum/25anniv/index.htm. [SIA97] [SIC92] [SIC98] [CAT95] [SOU99] Semiconductor Industry Association, "The Technology Roadmap for Semiconductors : Technology Needs", 1997 édition. http ://www.sematech.org/public. E. Sicard, "La Micro-Electronique Simulateur en Main", TEC & DOC Lavoisier, Language et Informatique - ISBN : 2-85206-816-8. " Microwind, an introduction to microelectronics design on PC " Editeur INSA 1998, ISBN 2-87649-017-X J. Catrysse, A. Sinnaeve, G. Vandecasteele, "Measured Crosstalk on Chips Using Specially Designed Components", IEEE Trans. On Electromagnetic Compatibility, Vol. 37, N 2, pp. 313-315, May 1995. K. Soumyanath, et al. "Accurate On-Chip Interconnect Evaulation: A Time- Domain Technique", IEEE Journal of Solid-State-Circuits, Vol 34, N 5, May 1999. [NOU97] Nouet, Toulouse Use of Test structures for characterization and modelling of Capacitances in a CMOS process, IEEE Trans. Semiconductor Manufact. Vol 10, N 2, Nov 97 [TOUL98] A Toulouse, "Contribution à la caractérisation et à la modélisation des capacités en technologie CMOS ", manuscrit de doctorat. 15

Chapitre I : Intégrité du Signal et Evolutions Technologiques. 16

I. Place de l'interconnexion dans l'évolution technologique. 1.1) Introduction. Face à l'augmentation constante de la complexité des circuits intégrés, à une intégration de plus en plus dense, le problème des interconnexions est devenu un des points cruciaux du fonctionnement des systèmes intégrés. Essentielles pour les liaisons entre les transistors, les interconnexions ont vu leur nombre suivre l'augmentation du nombre de transistors, et on prévoit que ce phénomène s'intensifiera comme le présente le tableau I.1, dont les données proviennent de la S.I.A. [SIA97]. Année de mise en production Lithographie (µm) Nombre de niveaux métalliques DRAM Processeurs Longueur maximale d interconnexion (m/puce) 1995 0.35 1997 0.25 1999 0.18 2 2-3 3 4-5 6 6-7 2001 0.15 2003 0.12 2006 0.07 2009 0.05 3 3 4 3 7 7 8 9 380 820 1480 2160 2840 10000 24000 densité (m/cm²/niveau) 60 80 109 125 150 300 400 Tableau I.1 : Evolution des interconnexions [SIA97]. L augmentation du nombre de niveaux métalliques et la densité croissante des interconnexions représentent une limitation majeure dans les performances des circuits intégrés en technologie CMOS sub-micronique [RYAN95]. Ceci est essentiellement dû aux réductions de dimensions des pistes métalliques nécessaires pour attendre un tel niveau d intégration. Les interconnexions ne peuvent plus être considérées comme de simples lignes équipotentielles, mais comme à un réseau plus ou moins complexe de capacités, résistances, voire d inductances. La prise en compte de tous ces paramètres ainsi que l augmentation des performances des transistors a pour effet d engendrer des phénomènes parasites tel que le retard de propagation, le couplage diaphonique, et l émission d'énergie électromagnétique par rayonnement. Ces phénomènes sont amplifiés du fait de la réduction de dimensions des interconnexions et à l'augmentation du nombre de niveaux métalliques 17

Lithographie (µm) 0.7 2λ Lambda(λ ) (µm) Année Nb de niveaux Tension d alimentation (V) Oxyde (A) Vt (V) Fichier de règles 0.4 1990 2 5.0 150 0.7 Ams08.rul 0.35 0.2 1995 5 3.3 80 0.5 Hcmos6.rul 0.25 0.15 1997 6 2.5 60 0.45 Hcmos7.rul 0.18 0.1 1999 6 2.0 45 0.40 Hcmos8.rul 0.12 0.07 2000 7 1.5 25 0.30 Hcmos9.rul 0.10 0.05 2002 7 1.2 15 0.25 Hcmos10.rul 0.07 0.04 2004 8 1.0 10 0.20 Hcmos11.rul Tableau I.2 : Evolution des interconnexions en fonction des technologies [SIA97] Les performances des circuits sont fortement corrélées avec ce que l'on nomme le "Backend" technologique qui correspond à la réalisation des niveaux métalliques dans les procédés de fabrication. La géométrie des interconnexions influe directement sur les problèmes d'intégrité de signal. Dans ce chapitre nous décrirons tout d'abord les différents phénomènes parasites en identifiant quels sont leurs causes et leurs effets. Pour cela nous nous intéresserons à plusieurs types de technologies allant de la 0.7µm à la 0.07µm, sur la base des données de la S.I.A., résumées dans le tableau 3. Ce tableau présente les paramètres principaux, à savoir les tensions d alimentation, les épaisseurs d oxyde de grille et la tension de seuil des transistors de type NMOS (VT). La dernière colonne spécifie le fichier contenant le détail des règles de dessins ainsi que les cartes modèles des transistors utiles pour la simulation. Ces paramètres correspondent au niveau 3 de SPICE pour une première approximation de phénomènes, mais nous utiliserons par la suite un modèle plus adapté aux technologies submicroniques pour obtenir des simulations précises. 1.2) Augmentation de la fréquence de fonctionnement. Grâce aux paramètres technologiques précédement définis, nous sommes à même de lancer des simulations comparatives pour se faire une idée plus précise de l'impact de la réduction du canal du transistor sur les performances des circuits. Pour cela nous avons choisi de simuler la structure du diviseur de fréquence par deux, que nous notonsdiv2 (Fig.I.1). Cette cellule possède une fréquence de comptage maximale, correspondant à la fréquence maximale de l'hor- 18

loge H pour laquelle la cellule divise la fréquence. L avantage de celle-ci est d être relativement représentative des évolutions technologiques puisqu elle donne une fréquence de fonctionnement proche des portes standards de chaque lithographie. DFF T D Q 2*T H Figure I.1 : Structure du diviseur de fréquence par deux (DIV2). La figure I.2 présente les résultats obtenus en fonction des technologies référencées selon le tableau I.2. 14 12 10 Fréquence (GHz) 10 12,5 13,5 Lithographie 8 6 4 2 0 AMS08 1 Hcmos6 2 Hcmos7 5 Hcmos8 6,25 Hcmos9 Hcmos10 Hcmos11 Figure I.2 : Evolution des fréquences de fonctionnement de la cellule DIV2 en fonction des technologies. 1.3) Evolution des interconnexions. Nous allons illustrer l'évolution technologique relative aux interconnexions toujours en se référant à la SIA [SIA97]. Les interconnexions sont définies par leurs dimensions géométriques, mais aussi par les matériaux qui les constituent et les diélectriques qui les entourent. En effet, les principales contributions parasites de la ligne, à savoir sa résistance propre et ses capacités, représentent aujourd hui un verrou technologique qu il est impératif de résoudre [EDE95]. 19

Jusqu aux générations technologiques dont la largeur de grille est supérieure à 0.35µm, les interconnexions sont réalisées en aluminium et placées dans un diélectrique isolant de type S i O 2 de constante ε = 4. Avec l apparition de la technologie 0.25µm en 1998, le cuivre a r remplacé l aluminium dans les procédés de fabrication. De plus, de nouveaux diélectriques à faible permittivité appelés "Low K" se sont substitués au S i O 2 classique. Le cuivre est un atout primordial dans la problématique "rapidité de fonctionnement des circuits" dans le sens où sa conductivité propre est environ deux fois supérieure à celle de l Aluminium. La résistance des lignes est de ce fait divisée quasiment par deux (à section équivalente), se traduisant par une rapidité accrue de la transmission du signal comme nous le verrons dans le paragraphe suivant. L intérêt d introduire des isolants à faible permittivité est de diminuer la contribution capacitive de la ligne, principalement les capacités de couplage. Ces changements technologiques sont nécessaires aujourd hui, si on souhaite continuer à augmenter les performances des circuits avec la réduction de dimension tout en limitant les problèmes d intégrité de signal. 1.4) Evaluation des paramètres résistifs et capacitifs. Pour arriver à bien exposer l intérêt de toutes ces modifications technologiques, nous allons dans ce paragraphe évaluer les paramètres parasites des interconnexions, en se basant sur les technologies décrites dans le tableau I.2. Pour chaque technologie, nous décrirons les dimensions typiques des interconnexions selon la notation de la figure I.3, et précisons les matériaux utilisés. Ces données sont résumées dans le tableau I.3. Elles correspondent aux fichiers de règles précisés à la dernière colonne. T W W W H Figure I.3 : Définition des paramètres géométriques des interconnexions. 20