La conversion de données : Convertisseur Analogique Numérique (CAN) Convertisseur Numérique Analogique (CNA) I. L'intérêt de la conversion de données, problèmes et définitions associés. I.1. Définitions: Signal analogique: Un signal analogique a son amplitude qui varie de façon continue au cours du temps. Tous les niveaux dans un domaine donné sont permis. C'est le cas de pa plupart des paramètres de la physique classique (température, pression, vitesse ). Signal échantillonné: Un signal échantillonné ne prend une valeur qu'à des intervalles de temps réguliers. L'intervalle de temps entre deux prises d'échantillons est appelé pas d'échantillonnage et l'inverse fréquence d'échantillonnage. Plus cette fréquence sera élevée plus on se rapprochera du signal analogique. Signal logique: Un signal logique voit son amplitude varier de façon discrète au cours du temps. Les seuls niveaux autorisés correspondent aux états logiques "0"et "1". C'est le signal de base de l'électronique numérique. C'est à partir de lui qu'on compose un signal numérique. Signal numérique: Un signal numérique est représenté par un nombre binaire ("mot binaire"), constitué d'un ensemble de signaux logiques formant les éléments binaires du mot ("bits"). Ce mot représentera la valeur du signal aux instants imposés par l'échantillonnage. Pour obtenir un signal numérique, on doit donc échantillonner un signal analogique puis quantifier l'amplitude (celle-ci prendra d'autant plus de valeurs différentes autorisées qu'elle sera codée sur un grand nombre de bits). Il y a donc quantification en temps et en amplitude.
La différence entre le signal réel et le signal numérisé est appelé bruit de quantification et il est inévitable. En revanche, on comprend bien que plus la fréquence d'échantillonnage sera élevée, et plus l'amplitude sera codée sur un grand nombre n de bits, moins ce bruit sera conséquent (il est important sur la figure car on a choisi un cas où cet effet est nettement visible). On définit d'ailleurs la résolution numérique par 1 r = n 2 On cherchera à ce que r soit le plus petit possible. A titre d'exemple, si on cherche à numériser un signal périodique de fréquence f = 1 khz et d'amplitude comprise entre 0 et 10V, avec un pas d'échantillonnage en amplitude de 10 mv et 100 points par période, alors on doit travailler à une fréquence d'échantillonnage f ech =100 khz et coder l'amplitude sur n bits avec n 3 10 2 = 10 soit un codage sur au moins 14 bits. Convertisseur Analogique-Numérique: C'est le système léectronique qui permet de transformer un signal analogique en signal numérique. Il est indispensable de réaliser cette transformation avant d'envoyer le signal aux calculateurs numériques (microprocesseurs ) Convertisseur Numérique-Analogique: C'est le dispositif électronique qui permet de transformer un signal numérique en signal analogique. Il est indispensable, notamment en sortie d'un calculateur numérique, quand on cherche à exploiter le résultat du calcul pour agir sur le système physique, qui par nature est analogique. Par la suite, nous allons détailler différentes structures utilisées pour réaliser des CAN et des CNA. I.2 Intérêts des signaux numériques. Considérons la chaîne d'action suivante: Comme nous venons de le voir, les paramètres physiques étudiés en physique classique évoluent de façon analogique. Il peut donc paraître à priori surprenant de chercher à les numériser et ce, d'autant plus que l'action sur les systèmes physiques demande toujours, pour finir, une action de type analogique. Pourtant, il est de plus en plus fréquent de rencontrer, dans les systèmes de mesure et de contrôle des chaînes d'action mettant en jeu un CAN afin
de pouvoir recueillir, traiter, transformer et exploiter les images électriques des paramètres utiles puis un CNA afin de fournir au système à contrôler une réponse analogique adaptée. L'emploi de cette procédure de traitement de l'information est lié au fait que la mémorisation (ROM, RAM, CD, DVD ) et le traitement évolué (microprocesseur, microcontrôleur ) des signaux est beaucoup plus simple en numérique qu'en analogique. De plus on peut réaliser des opérations beaucoup plus complexes. En outre, les signaux numériques ont l'avantage d'être beaucoup moins sensibles au bruit (on code sur deux états correspondant à des intervalles de tension). Ceci est important en traitement de données, en télécoms Suite à leur développement dans de très nombreuses applications, les systèmes numériques sont de plus en plus puissants, de moins en moins coûteux au regard des services rendus, et demandent souvent moins de savoir faire à la mise en œuvre que la plupart des systèmes analogiques (ça marche, ou ça ne marche pas ). Cependant, le fait de transformer deux fois le signal prend du temps NB: Par la suite, nous allons détailler la structure de CNA et de CAN. On ne réalise jamais ces structures soi-même mais on utilise des composants dans lesquels les fonctions décrites sont intégrées. II. Conversion Numérique-Analogique. Nous allons commencer par nous intéresser à la chaîne de retour du schéma précédent. Ils sont construits à partir de réseaux de résistances. II.1. Les CNA à réseau de résistances pondérées (R, 2R, 4R, 2 n.r). Le montage comporte un amplificateur opérationnel fonctionnant en régime linéaire associé à un réseau de résistances pondérées et à des interrupteurs commandés par les variables logiques du signal à transformer. Nous allons nous intéresser au cas d'un convertisseur 4 bits (dans la réalité, les signaux sont codés sur un plus grand nombre de bits pour avoir une résolution correcte ). Il nous faut donc les résistance R, 2R, 4R et 8R que l'on associe à un amplificateur inverseur. Les interrupteurs sont commandés par les signaux logiques représentant chacun des bits (a 0, a 1, a 2, a 3 ) du mot logique représentant l'amplitude du signal à convertir à un instant donné. Quand le bit d'entrée est à 1, l'interrupteur est passant et le potentiel à l'entrée de la résistance considérée est -U cc. La résistance est traversée par un courant qui dépend de sa propre valeur. En revanche, si le signal logique vaut 0, l'interrupteur est ouvert, la borne gauche de la résistance est dans le vide. Celle-ci n'est pas traversée par le moindre courant.
On peut donc écrire la valeur de la tension de sortie comme: a 0 a1 a 2 a 3 R'.U cc 0 1 2 3 u s = R'.U cc.( + + + ) =.(2.a 0 + 2.a 1 + 2.a 2 + 2.a 3) 8R 4R 2R R 8R avec les variables a i valant 0 ou 1. La tension de sorte est donc multiple du nombre représenté par le code binaire. Ce rapport dépend de la tension U cc et des résistance du montage. Le rapport entre les résistance du réseau doit être scrupuleusement respecté pour que l'on ait une valeur de tension de sortie représentant correctement le mot binaire. rq: Dans la pratique, il est très difficile de réaliser un tel réseau de résistance. En effet, réaliser des résistances identiques ne pose pas de problème, mais réaliser des résistances ayant un rapport de valeur précis est très difficile en pratique. Ces structures seraont inadaptées si on veut travailler sur un grand nombre de bits comme c'est le cas dans les convertisseurs usuels. II.2. CNA à réseau de résistances (R-2R). Il est technologiquement possible de réaliser des séries de résistances intégrées identiques. Obtenir une série de résistances de valeurs doubles est également possible (beaucoup moins qu'un rapport 4, 8 et plus). On va donc associer un réseau de résistances (R-2R) à un amplificateur opérationnel monté en inverseur. Les signaux logiques représentant les différents bits du code binaire de l'amplitude rendent l'interrupteur sur lequel ils arrivent passant quand ils valent 1 et ouvert quand ils valent 0. La résistance 2R reliée à l'interrupteur (i) ont leur borne basse au potentiel a i.u cc ou a i est le i ème bit du mot à convertir. Par application successive du théorème de Thévenin (en partant de la gauche), on peut montrer que R'.U cc 3 2 1 0 =.(2.a + 2.a + 2.a 2.a ) u s 3 3 2 1 + 0 2R.2 Cette tension est bien multiple de nombre codé en binaire. Pour obtenir un CNA destiné à convertir des mots logiques comportant un plus grand nombre de bits, il suffit d'augmenter le nombre de résistances R et 2R ainsi que le nombre
d'interrupteurs, ce qui pose moins de problèmes que pour réaliser un réseau de résistance pondérées avec des rapports importants. rq: Il existe d'autres structures de CNA qui ne sont pas conçues à partir de réseaux de résistances (convertisseurs à rapport cyclique variable par exemple ). Ils sont plus économiques que les CNA à réseaux de résistances mais moins rapides. Leur principe de fonctionnement est le suivant: ils génèrent un signal rectangulaire de fréquence fixe, mais de rapport cyclique variable, proportionnel au nombre à convertir. On récupère en sortie la valeur moyenne du signal. II.3. Caractéristiques des CNA. La résolution d'un CNA est liée au nombre de bits des signaux d'entrée. Plus ce nombre sera élevé, plus la résolution sera fine. La précision d'un CNA est représentée par différents paramètres d'erreur. L'erreur pleine échelle qui est l'écart maximal en % entre la sortie du CNA et la valeur attendue (on ramène à l'échelle de tension de sortie maximale pour déterminer ce que cela représente en volts). L'erreur de linéarité représente l'écart relatif (% de l'excursion maximale) entre le pas de progression réel et le pas attendu. Pour les CNA usuels, ces erreurs relatives sont de l'ordre de 0,01% et peuvent être encore plus faibles pour les CNA de meilleur qualité (0,001%). La vitesse de fonctionnement d'un CNA est caractérisée par le temps d'établissement. Ce temps représente la durée qui sépare le passage de la tension de sortie de 0 à sa valeur maximale (quand le mot binaire voit tous ses bits initialement à 0 passer à 1). II.4. Application des CNA: Comme nous l'avons dit en introduction, les CNA vont être utilisés en régulation numérique, pour fournir au système à commander le signal résultant de calculs effectués sur les grandeurs précédemment acquises et numérisées. Mais plus globalement, on les trouvera partout ou un signal numérique stocké dans une mémoire doit être restitué sous forme analogique pour être utilisé (lecture de CD, carte de génération de signaux, ). III. Conversion Analogique Numérique. Nous allons maintenant nous intéresser à la façon de transformer un signal analogique (récupéré en sortie d'un capteur) en signal numérique afin de pouvoir le traiter sous cette forme. Nous allons dans un premier temps nous intéresser à la mise en forme du signal pour le rendre numérisable (utilisation d'un échantillonneur bloqueur) puis nous présenterons différentes méthodes pour réaliser la conversion proprement dite. III.1. Echantillonneur bloqueur. La conversion analogique numérique impose de maintenir le signal d'entrée constant pendant la conversion. Pour cela, on utilise un dispositif appelé échantillonneur-bloqueur
qui permet d'effectuer cette opération à intervalles de temps réguliers. Le système est composé d'un interrupteur, d'une capacité et d'un amplificateur opérationnel fonctionnant en suiveur (tensions d'entrée et de sortie identiques et impédance d'entrée très élevée). Son schéma de principe est donné sur la figure suivante: Le signal u H est un signal en créneaux. Quand il est positif, l'interrupteur est passant et la capacité se charge à la valeur imposée par u. La tension u e suit la même évolution. Quand u H est nul, l'interrupteur est ouvert et la tension de sortie u e conserve la valeur prise lors de la phase précédente. En prenant l'exemple d'un signal u de forme triangulaire, on a une réponse de la forme suivante: La différence entre u et u e sera d'autant plus négligeable que la fréquence de u H sera élevée par rapport à celle du premier harmonique de u. La tension u e est celle qui va être utilisée en entrée du convertisseur proprement dit. Les convertisseurs intégrés comportent ce dispositif en entrée. III.2. CAN à rampes. Le principe de ce type de compteur est le suivant. Le mot logique est généré par comptage et est proportionnel à la tension d'entrée. Le principal défaut de ces structure est une durée de conversion élevée qui dépend de l'amplitude de la grandeur à convertire. III.2.1. CAN simple rampe. Nous allons considérer la structure suivante:
On suppose que u e est constant durant la conversion (normal puisqu'il sort de l'échantillonneur-bloqueur. Les comparateurs sont alimentés pour prendre les valeurs 0 (valeur logique 0) ou +V sat (valeur logique 1) en sortie. La variable logique a vaut 0 quand u e est supérieure à la tension délivrée en sortie du générateur de rampes u r et 1 sinon. De même, la variable logique b vaut 1 quand la rampe est positive et 0 quand elle est négative. Compte tenu de la réponse du OU exclusif, la variable logique c vaut 1 quand a et b sont différents.(donc quand [u r <0 et u e <u r ] ou quand [u r >0 et u e >u r ]). La tension u s ne correspond à un niveau 1 que quand c vaut 1 et que l'horloge est à niveau haut. Pour le second cas énoncé, cela donne les chronogrammes suivants: Le compteur va s'incrémenter entre t 0 et t 1, un nombre de fois égal au nombre de fronts montants de u s qui dépend de la durée de l'intervalle de temps [t 0,t 1 ] qui dépend de l'amplitude de u e et de la pente des rampes. Le fruit du comptage donne la valeur numérisée de l'amplitude et la variable b logique donne le signe. Si T c est la période d'horloge, alors le nombre N d'impulsion qui représentera le nombre codé est donné par: Tr N =.u e 2.E.T c N est bien proportionnel à u e. rq: Le montage précédent comporte un nombre important de défauts. En effet, le nombre N dépend notamment de la pente des rampes, de la période du signal d'horloge et d'éventuelles fluctuations dues au bruit. rq: pour que ce système marche, il faut que la fréquence d'horloge soit beaucoup plus élevée que celle du générateur de rampe. rq: plus le compteur comporte d'états différents plus la résolution sera élevée.
III.2.2. CAN double rampe. Nous allons essayer de corriger certains défauts du montage précédent en proposant une nouvelle structure: Pour comprendre le fonctionnement de ce système, on va décomposer la procédure de mesure en 4 étapes. Phase 1: La logique de commande impose que K 1 est fermé alors que K 2 et K 3 sont ouverts. Cette phase est de durée fixée égale à t 1 ce qui correspond à N 1 cycles d'horloge (t 1 =N 1.T c ). Si on suppose que u e est constante durant la numérisation, et sachant qu'elle est intégrée, on a, entre t = 0 et t = t 1. u e u e u i =.t et notamment u i (t1) =.N1. Tc R.C R.C Phase 2: La logique de commande impose que K 1 s'ouvre alors que K 2 et K 3 se ferment. Cette fois, on intègre la tension E jusqu'à ce que u i s'annule à l'instant t = t 2. Pendant cette phase, on a E N1.Tc u i =.(t t1). u e R.C R.C Sachant que u i (t 2 ) = 0, on a N1.Tc t 2 t1 =. u e E Pendant cette phase, le compteur compte et s'incrémente n fois ce qui signifie que t 2 t1 = N. Tc On a donc N N = 1. u e E ce résultat est bien proportionnel à u e et ne dépend plus ni de la fréquence d'horloge, ni de la pente des rampes (juste du nombre de cycles d'horloge dans la première rampe qui est une grandeur discrète et donc peu fluctuante). De plus, u e étant intégrée, elle est moins sensible au bruit que dans le cas précédent. Phase 3: La logique de commande impose l'ouverture de tous les interrupteurs et la valeur N en sortie du compteur est envoyée en sortie.
Phase 4: La logique de commande impose la remise à 0 du compteur. On peut commencer une nouvelle numérisation. Les chronogrammes sont résumés sur la figure suivante: rq: La relation entre l'entrée et la sortie ne dépend pas des composants R et C. III.3. CAN à approximations successives C'est un dispositif fréquemment utilisé. Sa structure est plus complexe que celles données précédemment, mais son temps de conversion est beaucoup plus court, qui ne dépend pas de la valeur d'entrée, contrairement aux deux montages précédents. Dans cette structure, on va réaliser des comparaisons successives entre l'entrée et la sortie fabriquée, jusqu'à ce que cette dernière corresponde à l'entrée, au pas de mesure près. Le mot binaire représentant l'entrée va être fabriqué bit après bit en commençant par le bit de poids fort (plus rapide en moyenne). Le schéma de principe de ces convertisseurs est donné sur la figure suivante: Le système commence avec toutes les sorties du registre à 0. La logique de commande impose le bit de poids fort du registre à 1. La donnée en sortie du registre est convertie par le CNA et comparée avec la grandeur d'entrée. Suivant le résultat de la comparaison, ce bit est conservé ou remis à 0. On passe alors au bit de poids inférieur qui est lui aussi mis à 1. Ceci conduit à une nouvelle valeur en sortie du CNA comparée à l'entrée. Comme précédemment, on conserve de bit à 1 ou non suivant la comparaison. On recommence ainsi pour tous les bits jusqu'à celui de poids faible. Quand tous les bits ont été testés et que le mot binaire représentant l'entrée est complet, la logique de commande active FDC qui indique que le résultat est prêt. On peut alors lire le registre. On remarque que le nombre binaire correspond au palier juste au-dessus de la valeur d'entrée.
Le traitement de chaque bit demande un cycle d'horloge. Pour un convertisseur N bits, la conversion va donc durer N cycles d'horloge, ce qui est indépendant de la valeur à convertir. III.4. CAN "flash". C'est une structure qui présente l'avantage d'être très rapide, puisque la rapidité de la conversion dépend de la vitesse de commutation des comparateurs et des temps de propagation dans le circuit combinatoire. La sensibilité sera d'autant plus grande que le nombre de comparateurs et de résistances sera important. C'est une des limite du système Plus on veut pouvoir représenter d'état différents plus on devra augmenter le nombre de sortie. Pour expliquer cette structure, on a choisi un système sans grand intérêt pratique, mais qui reste simple à dessiner. La sortie peut prendre 6 états différents ce qui impose au moins trois sortie pour pouvoir les prendre tous en compte. L'entrée u e est comparée aux tensions E, 4E/5, 3E/5, 2E/5 et E/5. Si on appelle (s 1,s 2,s 3,s 4,s 5 ) les sorties respectives des convertisseurs (C 1, C 2,C 3,C 4,C 5 ) et que les valeurs possibles, en sortie des comparateurs sont 0 et V cc, correspondant respectivement aux valeurs logiques 0 et 1, alors, on peut dresser le tableau suivant, où N = (a 2,a 1,a 0 ) est la valeur binaire de la donnée convertie: états de l'entrée s 4 s 3 s 2 s 1 s 0 N a 2 a 1 a 0 0V<u e <1V 0 0 0 0 0 0 0 0 0 1V<u e <2V 0 0 0 0 1 1 0 0 1 2V<u e <3V 0 0 0 1 1 2 0 1 0 3V<u e <4V 0 0 1 1 1 3 0 1 1 4V<u e <5V 0 1 1 1 1 4 1 0 0 5V<u e 1 1 1 1 1 5 1 0 1
On peut donc définir, à partir de ce tableau le circuit logique combinatoire qui transforment les sorties des comparateurs en signal binaire correspondant au niveau de tension d'entrée. On trouve a 0 = s4 + s2.s 3 + s0. s1 ; a 1 = s1. s3 ; a 2 = s3 rq: Compte tenu du nombre de comparateurs choisi, la résolution est de E/5 ce qui est nettement insuffisant en pratique. Il est donc nécessaire de travailler avec un plus grand nombre de comparateurs pour avoir un convertisseur "flash" correct.