A la fin du cours vous. Je m excuse d avance pour. Méthodologies de conception des systèmes sur puce PLAN. De l'algorithme au système sur puce

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1 éthodologie de conception des systèmes intégrés De l'algorithme au système sur puce éthodologies, applications et perspectives livier Sentieys IRISA ENSSAT - Université de Rennes 1 ISE Tronc ommun A la fin du cours vous posséderez des notions générales sur : les systèmes sur puce (So) o architecture, principaux composants, bus o outils de conception système, compilation logicielle o métriques (performance, énergie, coût) les nouvelles architectures des DSP et FPGA saurez modéliser un algorithme (signal) par un graphe métriques, transformations et optimisation saurez concevoir un composant ou un processeur spécialisé depuis l'algorithme (notion de synthèse d architecture) saurez concevoir et optimiser du code sur une architecture spécialisée EII3/2R - 2 Je m excuse d avance pour les acronymes non définis en cas de problème, n hésitez pas à m en demander la définition les transparents en anglais issus d un autre cours fait en anglais et dont l intérêt de les traduire me paraît assez faible les transparents en franglais same as au dessus tout le reste PLAN 11 Évolutions technologiques 12 Évolution des applications 13 Systèmes sur Silicium 14 éthodes de conception des So 15 Evolution des méthodologies 16 Solutions architecturales 17 étriques de comparaison EII3/2R - 3 livier Sentieys, ENSSAT-IRISA,

2 1 Évolutions technologiques Silicon Technology 035 µm in 1995, 025 µm in 1998, 018 µm in nm in 2002, 90 nm in 2004, 65 nm in nm in 2010 (first chip in 2008) metal levels, wafer 30cm Volts 700 Hz (ASI) - 9 GHz (on-chip 12 inverters) - 5 GHz (off-chip) 3-4 (PU), 1 (DRA) (ASI) cm 2 DRA: 4Gbits, 4Gbits/cm 2, 0005 $/bits 300 (PU) (ASI) Tr/cm 2, $/Tr (PU) SRA: 1500Tr/cm 2, 250bits/cm RIS processors (eg AR7) 32 nm in 2013 (first chip in 2010) 11 nm in and then? Post-Silicon Technologies (nanotechnologies) EII3/2R - 6 Silicon Atom 543 A (05 nm) [ITRS 2009] Silicon in Power Supply: V Technology: nm S (200 Ang) 20 GTransistors, wafer 45 cm, 2-4 cm 2, metal levels Inverter 25 ps, 06 Volt 33 GHz (on-chip 12 inverters) - 29 GHz (off-chip) DRA 16 GBits at 10ns, 0006 $/bits SRA (cache) 1 GBits at 15ns 256-bit Bus ore than 8500 Persononth Design ycle Software! ask set is few $US EII3/2R - 7 Technology Scaling Scaling factor : s Between two successive generations: s # 07 EII3/2R nm 90 nm 65 nm livier Sentieys, ENSSAT-IRISA,

3 Technology Evolution hip area: x2 every 3 years Number of transistor: Logic : x2 every 3 years emory : x4 every 3 years Speed: Logic : x2 every 3 years emory : x4 every 10 years Processor performance 50% per year oore s Law from last millennium to now Technology Evolution Scaling factor between two successive generations: s W, L, H, tox (gate, interconnect) s Transistor area (WL) s 2 apacitance per unit area: ox 1/s =WLox R=ρL/WH 1/s Gate Delay (Vdd, Vt scaling) Local Wire Delay (R) 1 onstant Length (L) Wire Delay 1/s 2 s s EII3/2R - 9 EII3/2R - 10 Technology Evolution Gate and Interconnect Delay [ITRS2002] Power Supply Voltage Evolution Power and Substrate Noises Vdd scaling SNR EII3/2R - 11 EII3/2R - 12 [ R Rutenbar, U] livier Sentieys, ENSSAT-IRISA,

4 Interconnection Length Reducing wire delay etal layers to reduce wire delay in Intel's 65 nm PUs Height of wires opper Repeaters Light Speed: 300µm/ps Diagonal : 30 mm (21mm side) 100 ps 1 clock 10GHz In real 5-10 clock cycles [Source : IB] EII3/2R - 13 [Source: INTEL] EII3/2R - 14 [Source: Intel] Semiconductor market Bénéfices? The global semiconductor market hit a new record in 2006 with a sales volume of $2477 billion, up 89 percent from 2005, the Semiconductor Industry Association (SIA) reported Sales growth was largely driven by consumer products such as cellphones, P3 players and HDTV receivers SIA is forecasting that the semiconductor market will grow 10 percent to $2738 billion in 2007 EII3/2R million units of P were shipped in 2006, but more than 1 billion cellphones arket is in DSP, U and memory Aujourd'hui un jeu de masques de fabrication : $2 $10 DSP : 20% de bénéfice => 1 de pièces pour générer du profit Exemple : NVIDIA chip [ST] (accélération vidéo) o 15 gates o $150 de coût total de conception/fabrication FPGA vs ASI Turn point en 018u : pièces Turn point en 90nm : 500k 1 pièces EII3/2R - 16 livier Sentieys, ENSSAT-IRISA,

5 éthodologies de conception des systèmes sur puce Ère post P 2 Évolutions des applications EII3/2R - 18 Shannon beats oore beats hemists Evolution des communications PS 25G EDGE/GPRS 10km 10m DET 100m GS 1km 3GPP-LTE UTS 3G 4G Bit/nJ Wiax 80216a Bluetooth 80211n/b ZigBee WLAN Algorithmic omplexity Log omplexity obility Range [After Rabaey] ellular generations 3G Processor' Performance oore s Law 2G 80211g/a 0 ISDN/ADSL Battery apacity AT, SNET, Data Rate EII3/2R kbs 2bs 100bs livier Sentieys, ENSSAT-IRISA, G Time EII3/2R

6 Évolution des applications Terminal 3G (smartphone) Télécommunications mobiles de 3 ème génération Fonctions multimédia obilité Grand public Grande Portée EII3/2R - 21 Large région Faible portée Grande mobilité Satellite Région Local Area Faible mobilité ultimédia Graphiques Audio, Vidéo Em Radio Visioconférence Vidéo Jeux 3D Rec Radio Voix Interface Interfaces Reconnaissance vocale Stylo inertiel ryptage, authentification obilité 2005 : mobilité et durée de vie des batteries d'un agenda, UTS, WLAN, bluetooth, Internet (IP) capacité multimédia d'un P EII3/2R - 22 ommunications sans fil Terminal 3G Portable Source oder Image Voice ultiplex ultiple Access hannel oder odulator Power Amplifier Em Radio Rec Radio Graphiques Vidéo Voix Traitement 6-10 illiards d opérations/sec Autonomie : 10h Poids : 500g (batteries) PEG4 P3/A3 Internet access Image Voice Source Decoder Demult TDA W-DA ultiple Access Turbo/ Viterbi odes hannel Decoder Demodul Equalizer RF Filter Smart Antennas Interface 6 GPS 12 6 GPS Avec les processeurs actuels 30 Kg ou 10 minutes!!! EII3/2R - 23 EII3/2R - 24 livier Sentieys, ENSSAT-IRISA,

7 éthodologies de conception des systèmes sur puce Terminal 3G Nokia 6680 Inside the iphone Ensemble de So dédiés Autonomie? Power Amplifier GS Power Amplifier WDA RF Rx GS/WDA (Hinku) RF Tx GS/WDA (Vinku) Flash Bluetooth GS, Audio, Video (map, TI) Baseband Processing UTS (RAP3G) USB, Battery (TAHV) Audio, Sim (RETU) SDRA EII3/2R - 25 EII3/2R - 26 bjets communicants Véhicules intelligents WWW Services onitoring et contrôle (W)LAN Identification et sécurité Température Réseaux multimédia Réseaux de données Wifi, ZigBee, UWB EII3/2R - 27 livier Sentieys, ENSSAT-IRISA, 2009?? oteur : Gestion du moteur, Boîte de vitesses automatique, ontrôle d embrayage, 4WD hâssis : ABS/ASR/DS, Suspension, 4WS Sécurité : Air Bag, Prétensionneur, Système anti-collisions, roisière Sécurité : Alarmes diverses, Fermeture avec ou sans clés Agrément : Vitres, Sièges, iroir, hauffage, Instrumentation : Affichage, Navigation, GPS, Audio, Téléphone, AN EII3/2R

8 Véhicules intelligents Unité de contrôle moteur EU Secteur où l électronique est en hausse 25% (à 50%) du prix d une automobile est (sera) du aux sous systèmes électroniques! Prix de l équipement : $350 (moyenne en Europe) -> $700 en 2000 arché de 1900 $ en > 3300 $ en 1999 Secteur spécifique Volumes importants, bas coûts, haute fiabilité, peu de maintenance, haute qualité, temps de mise sur le marché court, contraintes physiques importantes (poids, taille) EII3/2R - 29 EII3/2R - 30 Air Pressure Air Temp Throttle Position Engine Speed EU Lambda Sensor Injector Ignitor catalyst Real Time DSP + U Sensors A/D Bank DSP Hw/Sw ontrol Actuation Power Electronicxs Actuators E n g i n e Embedded Systems: Products Embedded Systems: Products omputer Related personal digital assistant printer disc drive multimedia subsystem graphics subsystem graphics terminal ommunications cellular phone video phone fax modems PBX onsumer Electronics HDTV D player video games video tape recorder programmable TV camera music system edical Applications instruments: EKG, EEG scanning imaging ffice Equipment smart copier printer smart typewriter calculator point-of-sale equipment o credit-card validator o UP code reader o cash register ontrol Systems Automotive o engine, ignition, brake system anufacturing process control o robotics Remote control o satellite control o spacecraft control ther mechanical control o elevator control EII3/2R - 31 EII3/2R - 32 livier Sentieys, ENSSAT-IRISA,

9 onclusions Wireless, Wireless, Wireless! 3 Systèmes sur Silicium System on hip Smart, Low-cost, Small Products Automotive applications ommunications : en réseaux, sans fil Faible consommation et haute performance De plus en plus de fonctionnalités multimédia Produits à coût faible : marché grand public Produit à la mode, compétitif, de durée de vie courte Systèmes "First Time Right" et évolutif EII3/2R - 33 System on hip Solutions architecturales Plateforme matérielle Gran pa ASI style System-on-chip (So) Is this a So? R ultiplier EII3/2R - 35 RA FIR filter circuit 1995 ES2 1µ 24 sqmm EII3/2R - 36 RA & R DA TDA Turbo Equal A D IP digital down conv Analog GPP core phone phone book keypad book interf DA control protocol Image speech voice quality recognition enhancement image speech decoder coder decoder DSP core Analog A/D, D/A RF, modulation µp/µ core ontrol User interface DSP core Slow processing IP emory n-chip bus livier Sentieys, ENSSAT-IRISA,

10 So : challenge Architectures dans un So EII3/2R - 37 [Après Rabaey] œurs de processeurs programmables du commerce (ISP) Processeurs généraux RIS, VLIW Processeurs de Traitement du Signal (DSP) Processeurs spécifiques à un domaine d'application (plateforme) icrocontrôleurs œurs de processeurs programmables maison (ASIP) De type DSP ou µtrl œurs de processeurs configurables atériel reconfigurable FPGA enfouis, processeur reconfigurable oprocesseurs, accélérateur (ASI) émoire Bus d'interconnexions EII3/2R - 38 Architectures dans un So Ex 1: 2G terminal Nombre de cœurs de processeurs dans un So Gateway : 5 SetTopBox/HDTV : 68 Handset (3G) : 10 Network Processing Unit : >100 Taille du logiciel embarqué SetTopBox/HDTV (STBox) : > 1106 ld GS EII3/2R - 39 EII3/2R - 40 livier Sentieys, ENSSAT-IRISA,

11 éthodologies de conception des systèmes sur puce Ex 1: 2G terminal Ex 1: 2G terminal EII3/2R - 41 EII3/2R - 42 Ex 2: Network Processor IXP1200 Intel Ex 3: Set Top Box STb STicro 65 Transistors STB Product is one chip solution for : StrongAR ore SRA I/F IX Bus PI SDRA I/F Dual H264-PEG2-V1 HD decoder, Triple TV display o PEG2 o IS/IE /ITU Rec H264 ain profile level 41 o V1 ommunications o 4 external transport streams (and three playbacks/timeshift from HDD or network) o 2 II Ethernet, 3 USB20 and 2 SATA ports o hannel 3/4 mod o HD digital HDI, 1 HD analog, 2 SD analog I/F o 1 Software modem including analog interface 6 icro-ris EII3/2R - 43 livier Sentieys, ENSSAT-IRISA, 2009 EII3/2R

12 Ex 3: Set Top Box STb STicro STB Product description EII3/2R - 45 Blue Laser - DD HDD 1080p Hub 4xTS IN AUDI IN VIDE IN 2xSATA Ethernet //ATAPI 2x16 DDR2 256 bytes Flash >8Bytes 16 3xUSB HDI VIDE UT AUDI UT 2x16 DDR2 256 bytes SPDIF 1080p 1080i/720p hip information S065 (65nm) process technology Package: PBGA 35x35, (5 rows 1mm pitch), Lead Free Power supply: 1V (core supply), 33V (digital interface), 25V (analogue interface), 18V (DDR2 interface) Architecture any digital processors dedicated to specific tasks o Total ~5 GIPS o 2 DSP s dedicated to Video, 1 DSP dedicated for audio, 1 spare DSP System architecture: host is assigning tasks to DSP s according to metadata read from stream Host PU is performing playback control only: EII3/2R - 46 o navigation, parsing, streaming, DDR2 lkgen A DDR2 Host dsp dsp dsp dsp USB2 SATA odec STB Product (65nm LP 7L) 150transistors 886 pads 50µm stag 566 signals Top+5 BE partitions 18 FE subsystems 128 Interrupt sources 73 initiators+96 targets 115 propagated clocks (19 for interconnect) Block Diagram TP RFDA lkgen B Audio DA HDI VideoDA ontent: 36 soft IPs 2 hard blocks 16 analog IPs 19 ILIBs 29 internal blocks/glues 140 memory cuts livier Sentieys, ENSSAT-IRISA,

13 Distributed PU power DDR2 memory 256/512/ 1Gbit 32 Video/ System Local DDR2 emory Interface DDR2 memory 256/512/ 1Gbit 32 Local emory 2x! controlle RIS Programmable TSUX/ r! Transport based Block Stream erger controller! Desscrambling 2x100 engine IPS! Debug Dache 500 DIPS*! U H-UDI Int Application! Timer ntllr Processor! /RT SH4-202 Iache (333Hz) P input ain SPDIF out 2x! controlle 3 x USB r! 20 BTS/Nicam encoded for UHF modulation 1 st TV P out VLIW! Dual Audio decoder Dual + BTS 2x1000 encoder Audio (2 DIPS*! x ST231) DA 2x Dual DELTA controlle u Video VLIW! r! Decoder PX (including 2x DIPS*! x ST231) Audio SR IR TX/RX + UHF RX x 2 2 nd TV P out x2 Stereo analogue audio STBus Interconnect 2x! 2 x controlle FDA r! AFE /V92 DiSEq DE + 20 Si DAA i/f II/RII Ethernet A & II Triple Graphics Display Engine RIS Based! ompositor (Blitter DA! + Subpicture) 200 IPS! Parallel I/ Digital VXs II/RII Ethernet A & II 2x smart card i/f 4x UART TDS SD/HD HDI Video DAs Flash emory Interface Dual (FI) DEN 4 x SS omms Host: 500DIPs DSP: 4x1000 DIPs DA: 200 IPs controller: 100 IPs Total: 5 Gips ain HD Video ain SD + 2 nd TVSD Video utput Stage 2 X Serial ATA ain TVSD RF Video VHF DA VHF ¾ mod BTS/encoded audio P EI NAND FLASH E //ATAPI ore Headline Features Host 16 bit ISA Fax 450Hz 7 Stage Dual issue Pipeline 32K 2 way I ache 32K 2 way D ache Ten Stage FP Pipe DSP 32 bit ISA Fax 450Hz 6 stage 4 issue pipeline 32K Direct apped Iache 32K 4 way Dache 4 x TS Input r 1394 out USB Peripherals Disk Drives 16 EII3/2R - 50 Quoi de neuf dans un So? Assemblage de composants virtuels IP: Intellectual Properties «IP core» Partitionnement logiciel - matériel Interfaces entre IP Vérification omment co-simuler du code tournant sur un «processor core» modélisé en VHDL interfacé via un bus modélisé en System à un coprocesseur matériel décrit en VHDL? IP : composant virtuel Pourquoi un IP? Réutiliser les blocs déjà conçus dans la société Acheter des blocs conçus hors de l entreprise Utiliser des générateurs de macro-cellules (eg mémoire) Une réalité et un business pour certains blocs œur de processeur (DSP, PU) émoires Périphériques IP «Hard» ou «Soft» IP2 IP1 IP32 EII3/2R - 51 EII3/2R - 52 livier Sentieys, ENSSAT-IRISA,

14 Structure d un IP Interfaces entre IP VSIA : Virtual Socket Interface Alliance Ensemble de recommandations et normes odèle synthétisable I talk only PI De nombreux standards de bus PERIPH E ASI I can talk any Documentation et description odèle simulable A/D D/A IP Interconnect Bus odèles réutilisables + Interfaces P=>S S=>P DA µp RA R DSP Paramètres K, let s talk PI DSP1 DSP2 PU I talk PI and ABA EII3/2R - 53 Script de synthèse odules de test EII3/2R - 54 I talk PIbus and PI I talk PIbus and PI Interfaces entre IP Approche VI (Virtual omponent Interface) VSIA ou P (pen ommunication Protocol) PERIPH E ASI Wrapper Wrapper Wrapper Plate-forme matérielle Notion de plate-forme matérielle {composants} prédéfinis (IP) spécifiques (coprocesseur) ou programmables (processeur), reconfigurables (FPGA) Spécialisation de la plate-forme pour un domaine d'applications K, let s talk VI Wrapper Wrapper Wrapper ABA VI Exemples TI's AP, Philips' Nexperia, Intel's PA (Personal Internet ommunications Architecture), Infineon' Bluetooth, gold (3G), EII3/2R - 55 DSP1 DSP2 PU EII3/2R - 56 livier Sentieys, ENSSAT-IRISA,

15 4 éthodes de conception de So Le problème clé en conception onception conjointe matériel logiciel Synthèse matérielle Synthèse logicielle K Transistors par puce omplexité 58% / an utils? Productivité 21% / an [SIA 97] EII3/2R - 58 Evolution des méthodologies Evolution des méthodologies Fossé Système - Silicium oncepteur Système Spécification Systèmes EII3/2R - 59??? Architecture Système omposants élémentaires oncepteur ircuit X(i) = FFT [4λ Y(k)], System atlab, Anglais VHDL, Flot de conception continu depuis les spécifications systèmes jusqu'à l'implémentation Flot de conception continu des spécifications système à l'implémentation Synthèse du logiciel embarqué o ptimisation de code (détail en cours option ISE) Synthèse architecturale o De l'algorithme au circuit (détail en cours option ISE) onception conjointe logicielle et matérielle o De l'application au So (plateforme) et aux logiciels embarqués o-simulation et co-vérification o System (conférence) o Vérification (cours Emmanuel asseau) EII3/2R - 60 livier Sentieys, ENSSAT-IRISA,

16 Exemple : codeur PEG2 Exemple : codeur PEG2 omplexité DT: 40 IPS Estimation de mouvement: 500 IPS - DT Q Entropy oding - DT Q Entropy oding ASI 1 RA ASI 2 Q -1 DT -1 Q -1 DT -1 Processeur DSP Image emory + odeur Vidéo Image emory + Processeur AR otion Estimation otion Estimation EII3/2R - 61 EII3/2R - 62 odeur Vidéo Hardware/Software odesign Besoins en odesign onstraints Time ost Power Test Reliability Programmable Processors Hardware / Software Partitionning Software Algorithm i code Specifications Software ompilation Hardware Algorithm j VHDL/ code RTL/HLS Hardware Synthesis /++, atlab, Hardware Accelerators Library Performance Estimation Simulation, Verification Descriptions uniformes d'un système sans a-priori matériel/logiciel ohérences des descriptions à tous les niveaux d'abstraction System? Preuve d'une spécification de bas niveau, par rapport à la spécification initiale Exploration de différents modèles et découpages H/S correspondant aux spécifications initiales Notion de partitionnement H/S o-simulation et co-vérification EII3/2R - 63 DSP IP EII3/2R - 64 livier Sentieys, ENSSAT-IRISA,

17 Synthèse architecturale Détail en cours option ISE ENTITY fir IS!! PRT (xn:in INTEGER; yn:ut INTEGER);! END fir;! 5 Evolution des méthodologies Simulation système ARHITETURE behavioral F fir IS! BEGIN!! PRESS!!! VARIABLE H,x:!vecteur;!!! VARIABLE tmp:!integer;!! BEGIN!!! tmp := xn * H(0);!!! FR i IN 1 T N-1 LP!!!! tmp := tmp + x(i) * H(i);!!! END LP;!!! yn <= tmp;!!! FR i IN N-1 DWNT 2 LP!!!! x(i) := x(i-1);!!! END LP;!!! x(1) := xn;! Flot de conception et de vérification utils de codesign Eg N2 oware!! WAIT FR cadence;!! END PRESS;! EII3/2R END behavioral;! - 65 utils de spécification système Environnement graphique permettant de spécifier dans plusieurs domaines ou langages Ptolemy (UB) atlab/simulink (athworks) SPW (adence/oware) oentric System Studio (Synopsys) Simulation système Génération de code Typiquement du Estimation de performances Aide au partitionnement EII3/2R - 67 eg Ptolemy EII3/2R - 68 livier Sentieys, ENSSAT-IRISA,

18 Flot système général Développement (actuel) d'applications (orientées signal) Algorithme 1 ise au point de l'algorithme atlab/simulink SPW, Ptolemy, oentric V Flot système général (suite) Développement (actuel) d'applications (signal) Algorithme 1 ode Implantation logicielle ompilateur pour DSP Simulation assembleur Génération manuelle ou automatique ode "flottant" ompilateur, debugger Utilisation de vecteurs de test issus de la simulation système Génération manuelle Système d'exploitation Temps Réel Algorithme 2 ode Implantation atérielle Traduction en VHDL Synthèse du circuit Simulation VHDL ode "fixe" ompilateur, debugger Utilisation de vecteurs de test issus de la simulation système Algorithme N ode EII3/2R - 69 EII3/2R - 70 Flot système : atlab/ Raffinement architectural Functional block diagram Blocks & interfaces description atlab chain atlab block atlab chain atlab block /System chain System block atlab chain atlab block Blocks & interfaces description 1 atlab block 2 Block in 3 Block in with atlab interface atlab block Block in with System interface 4 Block in 3 Block in with atlab interface atlab block Blocks & interfaces description atlab block atlab block System block atlab block 1b Test bench & verification Process definition 3b (verification : both blocks should give same results) 4b Test bench & verification Process definition 3b (verification : both blocks should give same results) EII3/2R - 71 [BenIsmail01] EII3/2R - 72 livier Sentieys, ENSSAT-IRISA,

19 Raffinement architectural Verification Simulink/VHDL Block composition in the /System chain Inputs ommunication Interface in System I/F ore in Ansi- ore ore in ANSI-ore in ANSI- ommunication Interface in System I/F utputs High-level behavior in Simulink Low-level behavior in VHDL simulator [Brodersen 2001] EII3/2R - 73 EII3/2R - 74 Design Flow - Verification Design Flow - Verification U IP 1 [ourtesy of F Rocheteau] Bus model DSP RA Bus model IP 2 S example U : icrocontroler Unit DSP : Digital Signal Proc IP : Hardware Block Abstraction levels AL = Algorithm o Prior to HW/SW partition TL = Transaction-Level odel o After HW/SW partition, models bit-true behavior, register bank, data transfers, system synchronisation; no timing needed T-TL = Timed TL o TL + timing annotation, refined communication model BA = Bus ycle Accurate o odels state at each clock edge o eg Instruction Set Simulator (ISS) of a microprocessor RT= Register Transfer o Synthesisable model EII3/2R - 76 livier Sentieys, ENSSAT-IRISA,

20 Architect issues in building up a So Designer issues in building up a So U ISS DSP U DSP ommunication analysis - Bus sizing - ache analysis Bus TL model RA TL Bus BA model IP RTL 2 Bus model RA Bus model IP 2 Emulator IP 1 [ourtesy of F Rocheteau] anage complexity - Early performance analysis - ixed abstraction levels - Heterogeneous environment Throughput Frequency Size IP 1 Focus on functionality Simplified communication protocols (no pagination, address generation) SW engineer issues in building up a So Verifier issues in building up a So - Rapid availability of test system with candidate ISSs - Execute on ISS at reasonable speed (min 150 khz) U ISS DSP ISS U IP 1 Bus model DSP RA Bus model IP 2 = TL IP 1 RTL Ability to easily plug generators and probes to the system Bus BA model RA TL Bus TL model TL IP 2 Reduce verification bottleneck - ontinuous flow, parallel to design process - aximum usage of abstraction / formal techniques livier Sentieys, ENSSAT-IRISA,

21 oware N2 oware N2 Spécification du système en osimulation du système à différents niveaux d abstraction Un moyen rapide d étude des différents partitionnements possibles, Développement parallèle des parties matérielles et logicielles Untimed Description, sans considérations temporelles ommunication entre les blocs par RP (Remote Procedure all) BA (Bus ycle Accurate) Affinage de la spécification au niveau cycle d horloge odélisation d un bloc matériel au niveau RTL (VHDL, RT, System) ommunication entre les blocs définie par un protocole de bus BASH (Bus ycle Accurate Shell) Niveau intermédiaire Description au niveau cycle d horloge autour d une encapsulation Untimed EII3/2R - 81 EII3/2R - 82 oware N2 oware N2 Encapsulation oware du codeur vidéo Architecture système omplexité des fonctions du système odage de 10 images selon la séquence IBBPBBPBBP: SAD_acroblock représente 66% de la complexité du codeur SAD_A Body BA SAD_A SAD_A Interface BASH émoire émoire_logcombi BA Bloc Bloc_body UT Bloc_Interface BASH Utilisation de c2vhdl: Essentiellement une transcription de syntaxe de RT vers VHDL emoire_body BA SYSTE EII3/2R - 83 EII3/2R - 84 livier Sentieys, ENSSAT-IRISA,

22 oware N2 Diagramme de Gantt EII3/2R - 85 hargement des blocs et de la fenêtre de recherche Durée variable de SAD_acrobloc oware N2 Analysis of Architectural hanges Bus latency calculation Bus occupancy # of initiators waiting Processor loading All while running real software on fast cycleaccurate virtual platform Answers key questions How many buses of which type? Which combination of masters and slaves should be on which bus layer? How much memory is needed? EII3/2R Solutions architecturales 6 Solutions architecturales Flexibilité ASI FPGA Reconfigurable Processor DSP PS / Watt Inefficacité 41 œurs de processeur 1 Processeurs RIS 2 Processeurs configurables 3 Processeurs DSP 42 Architectures reconfigurables 1 Solutions à base FPGA 2 hemins de données reconfigurables livier Sentieys, ENSSAT-IRISA,

23 6 Solutions architecturales 1 œurs de processeur Processeurs RIS Processeurs configurables Processeurs DSP eg AR, TI, Xtensa, ST, œurs de processeur Processeurs enfouis sur un S Délivré sous licence, modulaire, bloc IP aractérisation d un cœur foundry-captive, licenciable (code RTL) ontenu du cœur cœur (+ mémoire (+ périphériques )) Exemples Infineon armel, Infineon Triore AR DSP Group AK/PINE ST D950, ST Lx TI 64x, 55x EII3/2R AR AR9 Family Advanced RIS achines AR is the industry's leading provider of 16/32-bit embedded RIS microprocessor solutions The company licenses its high-performance, low-cost, power-efficient RIS processors, peripherals, and systemon-chip designs to leading international electronics companies AR provides comprehensive support required in developing a complete system ten billion processors since the company was formed in bit RIS processor core with AR and Thumb instruction sets 5-stage integer pipeline achieves 11 IPS/Hz Up to 300 IPS (Dhrystone 21) in a typical 013µm process Single 32-bit ABA bus interface U supporting Windows E, Symbian S, Linux, Palm S (AR920T and AR922T) emory Protection Unit (PU) supporting a range of Real Time perating Systems including VxWorks (AR940T) Integrated instruction and data caches 8-entry write buffer avoids stalling the processor when writes to external memory are performed Portable to latest 018µm, 015µm, 013µm silicon processes EII3/2R - 91 EII3/2R - 92 livier Sentieys, ENSSAT-IRISA,

24 PU ore - AR9TDI AR9 Family Performance haracteristics AR920T 018µ AR920T 013µ AR922T 018µ AR922T 013µ Die Size (mm 2 ) Frequency (Hz) * Power (mw/hz) ** (inc caches) Power (mw/hz) ** (ex caches) EII3/2R - 93 EII3/2R - 94 Power Analysis of AR9TDI StrongArm Intel SA-1110 AR architecture EII3/2R - 95 EII3/2R - 96 livier Sentieys, ENSSAT-IRISA,

25 AR s Amba open standard 2 Tensilica Xtensa Synthesizable, configurable, embedded processor core Software development tools (compiler, S) Advanced System Bus, (ASB) - high performance, PU, DA, external Advanced Peripheral Bus, (APB) - low speed, low power, parallel I/, UART s External interface EII3/2R - 97 EII3/2R - 98 Tensilica Xtensa Tensilica Xtensa EII3/2R - 99 EII3/2R livier Sentieys, ENSSAT-IRISA,

26 Xtensa onfigurability Example 025um Results ost, Power, Performance ISA Endianness UL16/A16 Various miscellaneous instructions Interrupts Number of interrupts Type of interrupts Number of interrupt levels Number of timers and their interrupt levels EII3/2R emories 32 or 64 entry regfile 32, 64, or 128b bus widths Inst ache and Data ache/ RA o 1KB to 16KB o 16, 32, or 64B line size 4-32-entry write buffer Debugging No inst addr breakpoints No data addr breakpoints JTAG debugging Trace port 55 to 141Hz 28 to 84K gates 62 to 191mW power 20mm² to 83mm² including cache RAs EII3/2R œurs de DSP 55x Architecture TI propose deux cœurs de DSP (fin 2001) 55x Jusqu'à 005 mw/ips (20 IPS/mW) onsommation du 54x diminuée de 85% 5x les performances du 54x 64x Jusqu à 11 GHz, 9 GPS Six ALUs (32-/40-Bit), une 32-Bit, deux 16-Bit, ou quatre 8-Bit opérations arithmétiques par cycle Deux multiplieurs, quatre 16x16-Bit ou huit 8x8-Bit multiplications par cycle oprocesseurs VP (Viterbi) et TP (Turbo) '6411: 300 Hz, $39, 10 V, 250mW, 2400 IPS, 1200 AS 55x Dual A Hz 320 IPS 80mW 4000 IPS/W 160 KW SRA IPS 160 mw 25 IPS/mW EII3/2R EII3/2R livier Sentieys, ENSSAT-IRISA,

27 Very Long Instruction Word Texas Instruments TS 3206x Series - VelociTI 6200 PU aractéristiques Plusieurs instructions par cycle, empaquetées dans une "super-instruction" large Architecture plus régulière, plus orthogonale, plus proche du RIS Jeu de registres uniforme, plus large Exemples TI TS320 6xx Infineon armel ADI TigerSHAR Starore S140 (Lucent + otorola) EII3/2R L:ALU S:Shift+ALU :ultplier D:Address U EII3/2R Functional Unit L1 PY PY ADD PY Functional Unit S1 PY ADD ADD V STW ADD ADD SHL ADD SUB STW STW ADDK B SUB LDW LDW B VK NP NP PY ADD ADD STW STW ADDK NP Functional Unit 1 Register File A Functional Unit D1 Functional Unit D2 Data emory ontroller Functional Unit 2 Functional Unit S2 Register File B Internal emory Functional Unit L2 Fetch 32x8=256 bits Dispatch Unit Texas Instruments TS 3206x Series - Features Texas Instruments TS 3206x Series - PU Two sets of functional units including: Two multipliers Six aritmetich logic units (ALUs) 32 registers with 32-bit wordlength each data-addressing units D1 and D2 exclusively responsible for data transfers between memory and the register files 8-/16-/32-bit data support 40-bit arithmetic options (extra precision for vocoders) Saturation and normalisation Bit-field manipulation and instruction: extract, set, clear, bit counting EII3/2R EII3/2R livier Sentieys, ENSSAT-IRISA,

28 64x Famille Lx (ST200) STmicroelectronics et Hewlett-Packard Famille Lx = un cœur VLIW clusterisé, un cœur configurable, personnalisable, une chaîne de développement basée sur un compilateur ILP Personnalisable au niveau du nombre et des structures des Unités Fonctionnelles et des registres, des mémoires (dont cache), du jeu d instructions Processus de développement hautement automatisé pour la "customisation" EII3/2R EII3/2R Les architectures clusterisées Architecture du cœur Architecture d un luster EII3/2R EII3/2R livier Sentieys, ENSSAT-IRISA,

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