Thème 3 Conception et vérification d architectures de systèmes sur puce

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1 Thème 3 Conception et vérification d architectures de systèmes sur puce Conception et simulation Frédéric Pétrot Vérification Laurence Pierre

2 Conception et vérification d architectures de systèmes sur puce Frédéric Pétrot Laurence Pierre Permanents : Dominique Borrione, Nicolas Fournel, Stéphane Mancini, Katell Morin-Allory, Olivier Muller, Frédéric Rousseau, Hamed Sheibanyrad Etudiants en thèse : 13 Post-doctorants : 3 Ingénieurs : 4 Journée scientifique TIMA - 14/2/2014 2

3 Thème "Conception et vérification d'architectures de systèmes sur puce" Axe Conception (System Level Synthesis) Frédéric PETROT

4 Thématiques Equipe SLS Architecture Multi-many cores Réseaux sur puce Hiérarchie mémoire Reconfigurable CAO Simulation de systèmes numériques Synthèse d architecture Synthèse de systèmes Logiciel Noyau de système d exploitation Journée scientifique TIMA - 14/2/2014 4

5 Thématiques Equipe SLS Architecture Multi-many cores Réseaux sur puce Hiérarchie mémoire Reconfigurable CAO Simulation de systèmes numériques Synthèse d architecture Synthèse de systèmes Logiciel Noyau de système d exploitation Journée scientifique TIMA - 14/2/2014 5

6 Problématique du «Memory Wall» Journée scientifique TIMA - 14/2/2014

15 Stratégies proposées Stratégies complémentaires de pré-chargement: En ligne adaptation dynamique Avantage : systèmes et interactions pris en compte Inconvénients : décision «locale» fonction du passé Hors-ligne compilation et optimisation Avantage : connaissance application, optimisation globale Inconvénient : caractère dynamique non pris en compte Construction d'une boîte à outils «conceptuelle» pour maîtriser la problématique de la gestion des données Journée scientifique TIMA - 14/2/2014

16 Optimisation accès mémoire Contexte des unités de traitement d'image (kernel) Concepteur focalisé sur applicatif, transferts de données optimisés automatiquement Journée scientifique TIMA - 14/2/2014

17 Optimisation accès mémoire Stratégie : insertion étape d'optimisation accès données dans flot de synthèse de haut niveau (HLS) Principes de base validés, outil prototype [DATE2012] Journée scientifique TIMA - 14/2/2014

18 Pré-chargement adaptatif Journée scientifique TIMA - 14/2/2014

19 Cache auto-paramétrable Journée scientifique TIMA - 14/2/2014

20 Résultats Adaptation Cache nd-ap SPT Plate-forme de prototypage Mesure de performance Journée scientifique TIMA - 14/2/2014

21 Bilan «Gestion des données» Bilan Collaborations : Telecom-Paristech, LETI/ DACLE, Persyval, LCIS, Politecnico Turino Outils prototypes, plates-formes d'évaluation Perspectives Autres classes d'applications Intégration dans système multi-processeurs Démonstration sur application complète Journée scientifique TIMA - 14/2/2014

22 Thématiques Equipe SLS Architecture Multi-many cores Réseaux sur puce Hiérarchie mémoire Reconfigurable CAO Simulation de systèmes numériques Synthèse d architecture Synthèse de systèmes Logiciel Noyau de système d exploitation Journée scientifique TIMA - 14/2/

23 La synthèse d architecture revisitée Les FPGA offrent un bon compromis consommation/ vitesse d exécution pour la conception d accélérateurs matériels Traitement audio & vidéo, Calculs financiers Mais leur utilisation suppose une bonne connaissance des outils (même avec des outils de synthèse d architectures) Espace de conception immense Intervention manuelle Limitée aux experts Journée scientifique TIMA - 14/2/

24 La synthèse d architecture revisitée Objectif : rendre accessible au plus grand nombre la réalisation d accélérateurs matériels Caractéristiques du flot de conception idéal pour des utilisateurs peu experts Produire des circuits rapides et cela rapidement à partir de description algorithmique peu bridée incluant du flot de contrôle Respecter les contraintes matérielles surface et fréquence Génération automatisée ( compilation) Journée scientifique TIMA - 14/2/

25 Le flot de conception souhaité Indépendant du concepteur, avec ajout de contraintes et de statistiques d exécution Flot actuel Flot souhaité Journée scientifique TIMA - 14/2/

26 Diriger l exploration Il existe de solutions optimales au sens de Pareto Journée scientifique TIMA - 14/2/

27 Diriger l exploration Il existe de solutions optimales au sens de Pareto Idem avec des contraintes Journée scientifique TIMA - 14/2/

28 Diriger l exploration Il existe de solutions optimales au sens de Pareto Idem avec des contraintes Mais il existe un ensemble de solutions satisfaisantes Journée scientifique TIMA - 14/2/

29 Diriger l exploration De la solution initiale avec un maximum de partage des opérateurs Journée scientifique TIMA - 14/2/

30 Diriger l exploration De la solution initiale avec un maximum de partage des opérateurs Progression itérative Transformations (ajout d opérateurs, déroulement de boucles, ) Evaluation des transformations possibles (estimateurs rapides) Journée scientifique TIMA - 14/2/

31 Diriger l exploration De la solution initiale avec un maximum de partage des opérateurs Progression itérative Transformations (ajout d opérateurs, déroulement de boucles, ) Evaluation des transformations possibles (estimateurs rapides) Vers une solution satisfaisante, respectant les contraintes Journée scientifique TIMA - 14/2/

32 Propriétés de la méthode Algorithme «glouton» Faible complexité algorithmique Convergence garantie même sous contraintes de ressources Emploi d estimations rapidité Respect strict des contraintes de ressources Possibilité d extension à d autres types de contraintes Journée scientifique TIMA - 14/2/

33 Modifications apportées Description d entrée (langage C) Description RTL (VHDL, ) Journée scientifique TIMA - 14/2/

34 Modifications apportées Détection des annotations Description d entrée (langage C) Calibration Virtex 5, Virtex 7 Génération du Circuit correspondant Description RTL (VHDL, ) Graphe hiérarchique Annotations Sélection de la meilleure transformation : - Meilleur gain en latence - Plus faible coût en ressources Ajout d opérateurs & ports Remplacement RAM & ROM Déroulement de boucles Câblage de condition Journée scientifique TIMA - 14/2/

35 Résultats Outil AUGH (Autonomous UGH) 8 applications de test (décodeur MJPEG, IDCT 2D, benchmark CHSTone) Cible matérielle : FPGA Xilinx xc7v585t-3 Exemple de progression pour l IDCT 2D Comparaison avec Vivado HLS Vivado HLS : 59 secondes (1 synthèse exploration manuelle) Notre outil (AUGH) : 17 secondes (47 itérations) Journée scientifique TIMA - 14/2/

36 Conclusion Méthode et outils AUGH Génération autonome d accélérateurs matériels Flot de synthèse d architecture de faible complexité Respect strict des contraintes de ressources Intégration possible dans un flot et dans des outils Accessible aux personnes peu expertes Logiciel open source Perspectives Vers le «Cloud-FPGA» Journée scientifique TIMA - 14/2/

37 Thématiques Equipe SLS Architecture Multi-many cores Réseaux sur puce Hiérarchie mémoire Reconfigurable CAO Simulation de systèmes numériques Synthèse d architecture Synthèse de systèmes Logiciel Noyau de système d exploitation Journée scientifique TIMA - 14/2/

38 Simulation native de systèmes matériel/logiciel Many-cœurs : une tendance et une réalité (source ITRS 2011) Deux besoins Portage/Déploiement de code sur infrastructure ad-hoc Exploration de choix d architecture Deux problèmes Simulation rapide grand nombre processeurs Capacité estimation temporelle Journée scientifique TIMA - 14/2/

39 Simulation native de systèmes matériel/logiciel Problème des espaces d adressage Journée scientifique TIMA - 14/2/

40 Simulation native de systèmes matériel/logiciel Problème des espaces d adressage Journée scientifique TIMA - 14/2/

41 Simulation native de systèmes matériel/logiciel Solution (inespérée) Support matériel à la virtualisation Exécution usuelle sauf interruptions, appels systèmes, accès adresses mémoire spécifiés Possède sa propre table de pages Changement de «mode» matériel et atomique Disponible chez les principaux constructeurs: x86, Power, Sparc, Mips, ARM (Cortex A15), Journée scientifique TIMA - 14/2/

42 Simulation native de systèmes matériel/logiciel Virtualisation de l espace mémoire Exécution usuelle sauf interruptions, appels systèmes, accès adresses mémoire spécifiés Possède sa propre table de pages Changement de «mode» matériel et atomique Disponible chez les principaux constructeurs: x86, Power, Sparc, Mips, ARM (Cortex A15), Journée scientifique TIMA - 14/2/

43 Simulation native de systèmes matériel/logiciel Virtualisation de l espace mémoire Traduction connue statiquement Logiciel et modèles SystemC utilisent espace d adressage cible Accès mémoire par logiciel traduits par HW Adresses «en dur» possibles: (uint8_t *)0xA = 0xFF Implanté en KVM Totalité de l espace d adressage disponible Accès à coût zéro Journée scientifique TIMA - 14/2/

44 Simulation native de systèmes matériel/logiciel Résultats expérimentaux Journée scientifique TIMA - 14/2/

45 Conclusion Simulation native HAV Manière de procéder totalement nouvelle Démontrée sur des exemples simples Peut être cible de la traduction binaire statique En train d être étendu au multiprocesseur massif Intégration possible dans un flot et dans des outils Perspectives Amélioration des modèles temporels Introduction de modèles d énergie, de température, Industrialisation Journée scientifique TIMA - 14/2/

46 Conclusion SLS Recherche autour de problèmes concrets Reconnaissance du monde académique Stratégie de distribution Open Source Vers l industrialisation : Création de 2 startups en cours 2 brevets autour des NoCs Partenariats industriels Journée scientifique TIMA - 14/2/

47 Thème "Conception et vérification d'architectures de systèmes sur puce" Axe Vérification (Verification and modeling of Digital Systems) Laurence PIERRE

48 Vérification Vérification formelle (ou semi-formelle) Répondre à la question: le système respecte-t-il le comportement attendu? Système Spécification satisfaite? Exigences / Spécification Journée scientifique TIMA - 14/2/

49 Vérification Vérification Circuit formelle : description Spécification formelle + Formal Méthodes déductives (démonstrateurs de théorèmes) Techniques algorithmiques Stimuli (equivalence specification Simulator checking, model checking) Vérification semi-formelle : Spécification formelle + vérification dynamique (en cours de simulation) Simulation results (+ property violation) Journée scientifique TIMA - 14/2/

50 ❶ Vérification de composants au niveau RTL Journée scientifique TIMA - 14/2/

51 Principe de base PSL properties Design under test Design under test Horus PSL monitors Verification infrastructure Journée scientifique TIMA - 14/2/

52 Principe de base PSL properties Design under test Horus Design under test Synthesis + analysis infrastructure PSL monitors FPGA prototyping and debug Embedded checkers Journée scientifique TIMA - 14/2/2014 Safety 52

53 Principe de base PSL properties Design under test Design under test Transfert dans les outils SMASH et SLED (Dolphin) PSL monitors Verification infrastructure Journée scientifique TIMA - 14/2/

54 Exemple Interface de réseau HDLC (Thales) RxDataAvail ne peut pas être à 1 entre deux trames assert ALWAYS ({not EndOfFrame ; EndOfFrame}! -> next!(not RxDataAvail until! StartOfFrame); Journée scientifique TIMA - 14/2/

55 Accélération d assertions PSL properties Design under test Design under test EndOfFrame! PSL monitors Journée scientifique TIMA - 14/2/

56 Accélération d assertions PSL properties Design under test Test generator Design under test PSL monitors Enhanced verification infrastructure Journée scientifique TIMA - 14/2/

57 Accélération d assertions PSL properties Design under test Apis Temporal constraints for the inputs (PSL) Journée scientifique TIMA - 14/2/

58 Accélération d assertions PSL properties Design under test Apis Temporal constraints for the inputs (PSL) Synthorus2 Test generator Journée scientifique TIMA - 14/2/

59 Accélération d assertions PSL properties Design under test Apis Temporal constraints for the inputs (PSL) Synthorus2 Test generator Design under test Journée scientifique TIMA - 14/2/

60 Compilation de propriétés Synthèse de circuits corrects par construction : Modèles pour des vérifications modulaires C1 à vérifier C2 Environnement réel Journée scientifique TIMA - 14/2/

61 Compilation de propriétés Synthèse de circuits corrects par construction : Modèles pour des vérifications modulaires Golden model issu de propriétés (Synthorus2) à vérifier C1' C2 Journée scientifique TIMA - 14/2/

62 Compilation de propriétés Synthèse de circuits corrects par construction : Golden models (contrôle, protocoles) Exemple : arbitre de bus AHB Journée scientifique TIMA - 14/2/

63 ❷ Vérification des communications dans les réseaux sur puce (NoCs) Journée scientifique TIMA - 14/2/

64 Approche Vérification de bonne conception au niveau algorithmique (NoC) Modèle généraliste dans un theorem prover (ACL2), instanciable pour chaque NoC Théorèmes : "tout message arrivé a atteint la bonne destination", "aucun message n est perdu" Vérification complémentaire au niveau implémentation (routeur) Modèles de propriétés généralistes Journée scientifique TIMA - 14/2/

65 Approche Journée scientifique TIMA - 14/2/

66 Niveau implémentation Propriétés générales - classification Journée scientifique TIMA - 14/2/

67 Mise en oeuvre Applications : HERMES (PUCRS, Brazil) NOSTRUM ( Infrastructure sur FPGA : Journée scientifique TIMA - 14/2/

68 ❸ Vérification de SoC au niveau système Journée scientifique TIMA - 14/2/

69 Vérification d assertions ESL Vérification de propriétés transactionnelles de plateformes HW/SW Journée scientifique TIMA - 14/2/

70 Exemple Plateforme de traitement de signal radio (Thales) I/O SW Communication channel Coprocessor Journée scientifique TIMA - 14/2/

71 Exemple Propriétés : Interaction DDC/DMA : si le DDC (digital down converter) a des données à transférer, le DMA initie bien le transfert mémoire Interaction DMA/SW : le DMA génère bien une interruption entre 2 demandes de transferts mémoire Pas de donnée perdue par le SW : il ne peut pas y avoir deux transferts consécutifs du DMA à la même adresse en mémoire avant une lecture du processeur à cette adresse... Journée scientifique TIMA - 14/2/

72 Revérification au niveau RTL Raffinement des assertions Journée scientifique TIMA - 14/2/

73 Vérifications sur le SW Instrumentation de code C avec des composants de vérification (SdF, sécurité) PSL properties Ex. always (send_to_hw(addr2,0x0,0x3)! -> eventually! interrupt=1) Source code Instrumented code Software monitors Journée scientifique TIMA - 14/2/

74 Merci de votre attention Questions? Journée scientifique TIMA - 14/2/