MINIMISATION BOOLÉENNE ET P.L.A. POUR AFFICHAGE NUMÉRIQUE

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1 MINIMISATION BOOLÉENNE ET P.L.A. POUR AFFICHAGE NUMÉRIQUE Les écrans LCD miniatures pénètrent de plus en plus le marché des objets nomades. Mais leur coût les destine plutôt à des produits qui valent au moins 100. Pour afficher uniquement un jeu de symboles prédéfinis, des afficheurs spécialisés moins onéreux sont utilisés. Par exemple, pour l affichage de nombres, comme sur une montre numérique, on a recours à des afficheurs LCD comportant 7 segments pour représenter au choix chacun des 10 chiffres. Ci-dessous, les nombres décimaux à afficher seront exprimés en code DCB (décimal codé binaire) : chaque chiffre décimal est codé sur 4 bits, les possibilités 10 à 15 n étant pas exploitées. A chaque segment de l afficheur 7 segments correspond donc une fonction booléenne incomplètement spécifiée. Pour les implanter, il va être nécessaire d optimiser la formulation de (certaines de) ces 7 fonctions booléennes, soit séparément, soit ensemble, en utilisant d une part la méthode graphique de Karnaugh, d autre part la méthode algébrique de Quine-McCluskey. a) Pour cette première question, les chiffres 8 et 9 ne sont pas utilisés. Donc, provisoirement, chaque chiffre est codé seulement sur 3 bits : d 2 d 1 d 0. Réaliser une porte CMOS en logique complémentaire permettant d afficher le segment vertical en bas à gauche. Suivre la méthodologie vue en cours. Pour la minimisation booléenne, recourir d une part à la méthode de Karnaugh, d autre part à la méthode de Quine-McCluskey. b) Désormais les 10 chiffres sont utilisés et exprimés sur 4 bits en code DCB : d 3 d 2 d 1 d 0. Quelle porte faut-il désormais utiliser pour afficher le même segment que ci-dessus? On s intéresse à partir de maintenant aux 3 segments horizontaux, que l on appelle respectivement segment haut, segment médian et segment bas. Le fait de considérer plusieurs segments à la fois devrait permettre de mettre en commun certains montages pour diminuer le coût total en transistors. Les questions qui suivent vont justement aborder différentes stratégies possibles de mise en commun. c) Pour commencer, on va simplement partager les inverseurs nécessaires pour disposer des compléments des bits d 3, d 2, d 1 et d 0 lorsqu on en a besoin. Ce sera aussi le cas dans toutes les questions qui vont suivre, donc on considérera désormais que ces quelques inverseurs sont hors budget. Calculer pour chaque segment horizontal le coût de la porte qui l implante. Combien cela fait-il au total? d) En examinant simultanément les tables de Karnaugh de la question précédente, on constate que certains sous-cubes sont identiques et que d autres s intersectent. Par exemple, d 2 d 1 d 0 correspond à un 1-sous-cube maximal qui sert à recouvrir les 0 pour les segments médian et bas à la fois. Il y a peut-être là une opportunité à saisir pour réduire le coût global grâce à des mises en commun de transistors. Mais comment? On va se placer un instant au niveau des portes logiques. Prenant acte (cf. PC3) de la disponibilité de portes NANDn (NAND à n entrées), considérons le problème générique suivant. Soit un ensemble de p variables binaires. Soit 4 produits M, N, P, Q de certaines de ces variables (complémentées ou non). Proposer une structure régulière à base de portes NANDn permettant de calculer tout jeu de fonctions s exprimant chacune comme la somme de certains des produits M, N, P et Q. Mettre cette structure en oeuvre pour le jeu des 3 fonctions f=m+n+p+q, g=n+p+q et h= M+Q. Expliquer l intérêt de cette structure pour l implantation de fonctions booléennes multiples dépendant des mêmes variables. PC4 - Minimisation booléenne et PLA pour affichage numérique - 1/8

2 e) Revenant maintenant au niveau des transistors, proposer un schéma d implantation de la porte NANDn qui s intègre le mieux possible au sein de la structure PLA découverte à la question précédente. f) Utiliser la structure PLA pour générer les 3 segments horizontaux de l afficheur 7 segments. Afin d alléger le travail graphique, on ne représentera que le bloc n de chaque porte NAND. g) Est-ce que l effort réalisé dans la question précédente s avère rentable? Sous quelles conditions une PLA permet elle d économiser des transistors? Finalement, quels sont les avantages et inconvénients d une telle structure? h) Il y a dans la PLA dessinée en question f avec ses transistors nmos seulement, comme une invitation à s interroger sur le caractère indispensable des transistors pmos. L enjeu est un gain d un facteur 2 en surface. Bien sûr, la «demi-pla» (bloc n seulement) de la question f ne peut fonctionner dans l état. Mais n y aurait-il pas quelque stratagème permettant de rétablir la fonctionnalité en ajoutant seulement quelques transistors pmos? Cette question rompt totalement avec ce qui a été vu en cours ou en petite classe jusqu à maintenant. En fait, elle annonce la suite du cours, qui va porter sur de la logique séquentielle. Il faut donc être inventif. i) A partir du moment où les transistors pmos ont presque disparu, la préférence pour la porte NAND aux dépens de la porte NOR ne se justifie plus. Au contraire, puisqu il n y a plus qu un bloc n, il vaut mieux, pour pouvoir pousser au maximum les fréquences d horloges, minimiser la résistance en mettant les nmos en parallèle plutôt qu en série. Quelle conséquence cela a-t-il sur la méthodologie de génération de la PLA? PC4 - Minimisation booléenne et PLA pour affichage numérique - 2/8

3 Corrigé a) Tout d abord, en vue d une implantation en logique complémentaire de f, c est de f qu il faut obtenir la forme disjonctive minimale et non de f. Cela signifie qu il faut chercher à recouvrir (sans déborder) les 0 de la fonction f. La figure (a) ci-dessous (au centre) montre la table de Karnaugh via à un épaississement du segment nous intéressant. Les cases où le segment n est pas épaissi sont recouvertes avec des sous-cubes aussi gros que possible. Suivant la méthodologie vue en cours, la traduction en une porte CMOS en logique complémentaire est alors immédiate et aboutit au montage présenté ci-dessous. 1 = d 2 d 1 d = d 2 d = d 0 4 = d 2 d 1 d = d 1 d = 4 5 = d 2 d 1 3 = d 2 d 1 d = d 1 d 0 5 = d 2 d 1 d = d 2 d 0 7 = d 2 d 1 d d 0 +d 2 d 1 (a) d 2 d 1 d 0 d 0 d 2 d 1 (b) d 0 +d 2 d 1 La méthode de Quine est présentée ci-dessus à gauche. Chaque produit apparaît avec son équivalence en termes de chiffres affichés (1 5 désigne l union des deux cases correspondant respectivement aux chiffres 1 et 5). On commence par la colonne de droite, en prenant bien la peine de trier les monômes en fonction du nombre de variables complémentées qu ils comportent. Puis on commence les fusions La méthode de Quine aboutit bien au même résultat que celle de Karnaugh. D autre part, les deux implicants premiers obtenus sont essentiels. b) On passe maintenant à une fonction incomplètement spécifiée dont la table de Karnaugh est présentée en figure (b) ci-dessus (à droite). On profite des cas indifférents pour faire grossir les sous-cubes. Le segment vertical inférieur gauche s avère finalement indépendant de d 3 et c est la même expression qu en a) qui est obtenue. La même porte CMOS peut donc être utilisée. c) De même qu à la question b, il faut recouvrir de sous-cubes maximaux les 0 de la fonction booléenne correspondant à chaque segment, en profitant au mieux des indéterminations. Les tables de Karnaugh respectives apparaissent ci-dessous sur les figures sh0, sm0 et sb0. Audessous de chaque table figure la forme disjonctive minimale, qu il est en fait inutile de connaître pour répondre à la question posée. En effet, on sait que le nombre de variables dans une forme disjonctive est égal à la somme des codimensions des sous-cubes correspondant à chaque produit. On peut donc affirmer, par un simple examen visuel des sous-cubes sur les tables, que les nombres de variables pour les segments haut, médian et bas sont respectivement égaux à 6 (=4+2), 6 (=3+3) et 9 (=3+3+3). A chaque variable correspond un nmos et un pmos, donc les nombres de transistors nécessaires sont respectivement 12, 12 et 18, soit un total de 42 (hors inverseurs d entrée). PC4 - Minimisation booléenne et PLA pour affichage numérique - 3/8

4 (sh0) (sm0) (sb0) d 2 d 0 +d 3 d 2 d 1 d 0 d 3 d 2 d 1 +d 2 d 1 d 0 d 2 d 1 d 0 +d 2 d 1 d 0 +d 2 d 1 d 0 d) Si l on disposait de portes AND et OR à nombre quelconque d entrées, alors on pourrait implanter directement toute fonction booléenne exprimée sous forme disjonctive par une porte OR précédée de portes AND, elles-mêmes précédées d inverseurs éventuels sur leurs entrées. Suivant un réflexe désormais bien rodé «OR(AND) = NAND(NAND)», on peut remplacer la porte OR et les portes AND ci-dessus par des portes NAND. Ce sont donc les complémentaires de M, N, P et Q qui vont être calculés, notés M, N, P et Q sur la figure ci-dessous. Le montage étant établi, reste à trouver une organisation spatiale pour l implantation. données fonctions f g h M PLA NAND-NAND N P Q produits complémentés Plan ET Plan OU Si chaque produit est utile à plusieurs fonctions, une double organisation matricielle apparaît opportune, comme illustré ci-dessus. Il s agit d une structure célèbre chez les (micro)électroniciens, appelée PLA pour «Programmable Logic Array». La matrice de gauche est appelée «plan ET» (AND plane) et celle de droite «plan OU» (OR plane). La figure ci-dessus constitue une représentation fonctionnelle. Les lignes épaisses représentent des bus à plusieurs fils. Chaque croisement entre un fil et un bus donne la possibilité de connecter ledit fil à l un des fils du bus, c est-à-dire à l une des entrées de la porte NAND correspondante. C est là la signification de l adjectif «programmable». Mais, comme on le verra à la question suivante, la réalité de l implantation consiste à ne pas mettre de bus d entrée mais à étaler à la place, sur toute la longueur, les transistors de la porte NAND. PC4 - Minimisation booléenne et PLA pour affichage numérique - 4/8

5 e) La figure ci-dessous montre deux portes NAND3 placées l une au dessus de l autre. Les pointillés situent les bords des cellules élémentaires qui sont utilisées. Chaque cellule réalise la dépendance d un produit vis-à-vis d une variable. En fait, il n y a que deux cellules utilisées. L une est vide, lorsque le produit calculé ne dépend pas de la variable. L autre associe un transistor p reliant la sortie à l alimentation et un transistor n destiné à rentrer dans une chaîne reliant la sortie à la masse. Cette dernière cellule est symétrisable horizontalement pour pouvoir faire intervenir la variable ou son complémentaire dans le produit calculé. d 3 d 3 d 2 d 2 d 1 d 1 d 0 d 0 d 3 d 2 d 1 d 3 d 2 d 0 f) Aux questions abc, il a fallu regrouper les 0 des fonctions car on les réalisait chacune en une unique porte en logique complémentaire CMOS, dont le caractère inverseur est implicite. Ici, la situation est différente, c est un double étage de portes NAND qui va réaliser les fonctions. Il y a donc 2 inversions qui s enchaînent au lieu d une. Voilà pourquoi on établit la forme minimale des fonctions elles-mêmes et non de leurs complémentaires. Plus concrètement, ce sont les 1 qu il faut désormais regrouper sur les tables de Karnaugh. Cela apparaît tout aussi clairement si l on suit pas à pas le développement fait dans la question précédente. Le travail de minimisation est présenté ci-dessous, où les figures sh1, sm1 et sb1 correspondent respectivement aux segments haut, médian et bas. (sh1) (sm1) (sb1) d 3 +d 2 d 0 +d 2 d 0 +d 1 d 0 d 3 +d 1 d 0 +d 2 d 1 +d 2 d 1 d 2 d 0 +d 2 d 1 +d 1 d 0 +d 2 d 1 d 0 Ci-dessous à gauche (figure se) sont récapitulés tous les sous-cubes utilisés sur les 3 tables cidessus. On peut maintenant se lancer dans l implantation de la PLA. D abord le plan ET dont les colonnes sont les 4 bits du code DCD avec leurs complémentaires, et dont les lignes correspondent aux différents produits. Ensuite le plan OU dont les lignes sont aussi les produits et les colonnes les sorties, c est-à-dire les 3 fonctions booléennes à réaliser. La réalisation est présentée ci-dessous à droite. Comme il a été suggéré, seuls les transistors nmos sont représentés. Il faut s imaginer pour chacun d eux qu il y a un transistor pmos pris dans une structure parallèle. PC4 - Minimisation booléenne et PLA pour affichage numérique - 5/8

6 (se) d 3 d 2 d 2 d 1 d 1 d 0 d 0 d 3 d 2 d 0 d 2 d 1 d 1 d 0 d 1 d 0 d 2 d 1 d 2 d 0 d 2 d 1 d 0 g) La PLA ci-dessus nécessite 27 transistors nmos et autant de pmos non représentés, soit 54 transistors, hors inverseurs d entrée. Il n en avait fallu que 42 tout à l heure en implantant chaque segment de manière indépendante. Pourquoi? Par rapport aux montages en logique complémentaire, une PLA rajoute un plan OR dont le coût revient à 2 transistors (un n et un p) par produit et ce autant de fois que le produit est utilisé par les diverses fonctions. Supposons qu un produit de longueur n soit utilisé k fois. Alors le surcoût dans le plan OR est de k transistors nmos, tandis que l économie dans le plan ET est de (k-1) n transistors nmos. Pour que le bilan soit positif, il faut donc que (k-1)n>k, soit k>n/(n-1). Les produits de longueur 1 causent donc obligatoirement des pertes, tandis que n=2 k>2 et n=3 k>1,5. On constate donc qu il faut des fonctions booléennes assez particulières pour que le bilan s avère positif. Et il n est d ailleurs pas certain que l afficheur 7 segments fasse partie du club. Mais alors, quel est donc l intérêt des PLAs? Leur régularité! L avantage majeur des PLA n est effectivement pas l économie en transistors qu elles permettent mais bien plus une économie de moyens pour les réaliser. Les algorithmes de synthèse nécessaires sont effectivement fort simples : ce sont ceux de Quine-McCluskey. D autre part, le placement des transistors et des connexions métalliques apparaît très clairement sur la figure ci-dessus. Il est donc simple d écrire un compilateur physique de PLA. Aussi, il n est pas étonnant que les PLA aient eu leur heure de gloire, dans les années Depuis, des progrès considérables ont été réalisés dans les algorithmes de placement et de routage, de sorte qu il est devenu possible à l ordinateur de trouver automatiquement des plans d implantation compacts pour des montages arbitraires en transistors. Ces progrès ont causé la disparition des PLA, sauf sous forme de composants discrets appelés PLA ou PAL dont l usage était encore courant il y a quelques années. Mais les FPGA sont alors arrivés... h) Dans une porte CMOS en logique complémentaire, le bloc n a pour rôle d établir un chemin passant vers la masse lorsque les valeurs prises par les entrées correspondent à un 0 de la fonction. Considérons un changement des entrées, qui provoque une transition descendante en sortie, c est-à-dire de 1 à 0. Au cours d un tel événement, le bloc p cesse d être passant, puis le bloc n le devient et décharge la capacité de sortie de 1 à 0. Les transitions descendantes en sortie sont donc assurées par le seul bloc n. En fait, on peut dire que la sortie d une porte en logique complémentaire vaut 1 sauf si son bloc n est passant. Dire cela conduit à l idée de faire de 1 une valeur par défaut, et à voir le bloc n comme seul véritable acteur du calcul. Mais comment installer un 1 par défaut? PC4 - Minimisation booléenne et PLA pour affichage numérique - 6/8

7 On peut songer à une petite résistance qui connecterait la sortie à l alimentation. Cette idée a été longtemps exploitée, jusque dans les années 80, mais elle a comme inconvénient d établir un court-circuit permanent entre alimentation et masse lorsque le bloc n est passant, avec gaspillage d énergie et dissipation thermique aux effets potentiellement désastreux. Une autre solution consiste à charger la capacité de sortie, et à la faire décharger par le bloc n si celui-ci est passant. Cela introduit nécessairement un aspect séquentiel. En effet, si le bloc n est passant et connecté à la capacité de sortie, essayer de la charger va déclencher un courtcircuit, ce que l on veut éviter. Il faut donc procéder en deux phases. Durant une première phase, la capacité de sortie est pré-chargée à 1, tandis que le bloc n est désactivé par une solution adéquate. Durant une deuxième phase, le bloc n est activé et décharge, le cas échéant, la capacité de sortie. La valeur de la fonction est obtenue au cours de la phase 2. Précharger la capacité de sortie à 1 exige un unique transistor pmos commandé par un signal appelé «horloge» et que l on va noter ϕ. Ainsi lorsque ϕ=0, la capacité de sortie se précharge à 1. Pendant ce temps, le bloc n doit être désactivé, c est-à-dire incapable de connecter la sortie à la masse. Une solution consiste à intercaler un transistor nmos entre le bloc n et la masse, qui soit non passant pendant la phase 1, donc pendant que ϕ=0. Il suffit pour cela de le commander par ϕ! ϕ1 précharge calcul ϕ2 précharge calcul t ϕ2 ϕ1 d 3 d 2 d 2 d 1 d 1 d 0 d 0 ϕ1 d 3 d 2 d 0 d 2 d 1 d 1 d 0 d 1 d 0 d 2 d 1 d 2 d 0 d 2 d 1 d 0 ϕ2 La figure ci-dessus présente une PLA à laquelle ce type de solution a été appliqué. L horloge utilisée pour le calcul des produits (plus exactement de leur complémentaire) est le signal ϕ1. Pour chaque ligne, le transistor pmos de précharge a été installé à l extrémité droite, tandis que le transistor nmos de désactivation du bloc n a été installé à gauche. Un chronogramme placé au sommet de la figure indique le déroulement chronologique des opérations. Comme il faut laisser le temps aux blocs n de décharger la capacité de sortie quand ils sont passants, les valeurs de produits ne sont disponibles que quelques instants après la transition montante de ϕ1. Le calcul des valeurs des fonctions ne saurait commencer avant. Aussi les portes NAND correspondantes doivent-elles être commandées par une deuxième horloge ϕ2 suffisamment en retard par rapport à ϕ1, comme illustré ci-dessous. Une autre contrainte de fonctionnement est que les entrées d i ne doivent plus bouger à partir du PC4 - Minimisation booléenne et PLA pour affichage numérique - 7/8

8 moment où ϕ1 remonte, sinon une capacité de sortie portant un produit pourrait se retrouver déchargée par erreur. On dit que les portes NAND de la PLA ci-dessus sont réalisées en «logique dynamique». Plus généralement, avec cet exemple nous avons quitté le domaine de la logique combinatoire pour entrer dans celui de la logique séquentielle. Cette dernière met en œuvre des comportements temporels, souvent régis par des horloges et qui reposent sur l aptitude de certains dispositifs à mémoriser des informations pour les restituer ultérieurement. Dans une porte en logique dynamique, la mémorisation de l information se fait par stockage d une charge sur une capacité. Il y a inévitablement des fuites de nature résistive, de sorte qu il faut agir de manière «dynamique» si l on veut que l information mémorisée soit encore valide quand on va l exploiter. i) Au lieu de faire une combinaison NAND(NAND)=OR(AND), il devient plus opportun de faire une combinaison NOR(NOR)=AND(OR). On parle dans ce cas de PLA NOR-NOR. Deux portes NOR3 dynamiques pour PLA NOR-NOR sont présentées ci-dessous. On note qu il n y a plus de transistors n en série, d où le gain en rapidité. ϕ d 3 d 3 d 2 d 2 d 1 d 1 d 0 d 0 d 3 +d 2 +d 1 d 3 +d 2 +d 0 Une représentation conjonctive ( ) des fonctions devient désormais préférable. Pour l obtenir, il suffit de rechercher une représentation des fonctions complémentaires. En retour, la complémentation de cette forme à travers les lois de DeMorgan fournit directement une représentation avec variables complémentées. En termes concrets, ces sont de nouveau les 0 qu il faut regrouper sur les tables de Karnaugh. PC4 - Minimisation booléenne et PLA pour affichage numérique - 8/8