Cours 2. Physique des circuits VLSI: transistor, inverseur, délai

1/48 Cours 2. Physique des circuits VLSI: transistor, inverseur, délai Dimitri Galayko dimitri.galayko@lip6.fr LIP6 Université Pierre et Marie Curie France SESI M1 septembre 2014

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3/48 Outline Programme du cours Rappel de la physique du transistor MOS Fonctionnement d un inverseur CMOS Modélisation du délai d un inverseur isolé Modélisation du délai d une chaîne d inverseur

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6/48 : un interrupteur L électronique numérique (binaire) a besoin des interrupteurs commandés: Relais mécaniques Tubes cathodiques (lampes électroniques) Transistors bipolaires Transistors MOS...La technologie suivante?

7/48 Schéma d un transistor nmos Figure: Transistor nmos

CHAPTER 4 MOS FIELD-EFFECT TRANSISTORS (MOSFETs) NMOS,- A ------, PMOS S Gate oxide G D G S o FIGURE 4.9 Cross-section of a CMOS integrated circuit. Note that the PMOS transistor is formed in a separate n-type region, known Figure: as antransistors n well. Another arrangement nmos et is also pmos possible in which an n-type body is used and the n device is formed in a p well. Not shown are the connections made to the p-type body and to the n well; the latter functions as the body terminal for the p-channel device. 8/48 4.1.9 Operating the MOS Transistor in the Subthreshold Region The above description of the n-channel MOSFET operation implies that for VGS < Vt, no cur-

9/48 Figure: Étapes de fabrication du transistor nmos

10/48 improvement continues to be driven by the need to - Integrate more functions within a given silicon area Transistor - Reduce the MOS fabrication : cost. évolution des technologies - Increase operating speed - Dissipate less power Table 1 gives an overview of the key parameters for technological nodes from 130 nm, introduced in 2001, down to 11 nm, which is supposed to be in production in the 2015-2018 timeframe. Demonstration chips using 32-nm technology have been reported by Intel in 2008 [Natarajan2008], A chaque avancement de nœd de technologie, les dimensions linéaire augmentent par facteur de 0.7 and IBM in 2008 [Chen2008]. Technology node 130 nm 90 nm 65 nm 45 nm 32 nm 22 nm 16 nm 11 nm First production 2001 2003 2005 2007 2009 2011 2013 2015 Effective gate 70 nm 50 nm 35 nm 30 nm 25 nm 18 nm 12 nm 9 nm length Gate material Poly Poly Poly Metal Metal Metal Dual? Triple? Gate dielectric SiO 2 SiO 2 SiON High K High K High K High K High K Raw Mgates/mm 2 0.25 0.4 0.8 1.5 2.8 5.2 9.0 16.0 Memory point ( 2 ) 2.4 1.3 0.6 0.3 0.17 0.10 0.06 0.06 Table 1: Technological evolution and forecast up to 2015 Page 1/24 etienne.sicard@insa-toulouse.fr 01/09/10

11/48 SiO 2 thickness. The High-K dielectric enabled a thinner equivalent oxide thickness (EOT) while keeping leakage : évolution des technologies current low. The equivalent oxide thickness EOT is defined by Equ. 1. For the 32-nm technology, the high-k Évolution permittivity de l épaisseur declared in the derule l oxyde file is de 10 grille: (Parameter GateK ). The physical oxide thickness Techno. is 2.5 nm, 90 and nm: by applying épaisseur Equ. 1, dueot SiOis 2 1.0 denm. 5 couches These parameters atomiques are in close ( 1.2 agreement nm) with those Alternative: given by [Chen2008] Nitroxyde (1.2nm) du and silicium [Natarajan2008] (SiON),(0.9nm). matériaux "grand K" (oxyde de tantale, Ta 2 O 5, dioxyde de Titan (TiO 2 ),... Gate Dielectric Thickness (nm) 10nm 1nm 0.25 m 0.18 m Low voltage MOS (minimum gate oxide) High voltage MOS (double gate oxide) 0.13 m 90nm 65nm 45nm Technology addressed in this application note 32nm 22nm 18nm 11nm HighK ( r=7-20) 0.1nm SiON ( r=4.2-6.5) SiO2 ( r=3.9) 1995 2000 2005 2010 2015 Year

12/48 : évolution des technologies MICROWIND APPLICATION NOTE 32 nm technology Diélectrique de grille: critique pour les technologies <90 nm Polysilicon gate Low resistive layer (SiN) Low resistive layer (SiN) Si02 Gate oxide Hafnium Gate oxide Novel METAL gate (Nickel Silicide) Source Strong leakage 1.2nm K=3.9 Drain Source Reduced leakage 2.5 nm Hf02 K=16-24 Drain Oxide and gate material pushed at its limits (downto 90nm generation) Equivalent to 0.9 nm SiO2 with reduced leakage problems Figure 3: The metal gate combined with High-K oxide material enhances the MOS device performance in terms of switching speed and significantly reduces the leakage

Régimes de transistor MOS Transistor NMOS V GS I G = 0 I D V DS Trois régimes : Bloqué, V gs < V th Ohmique, V gs > V th et V ds < V ds sat Saturé, V gs > V th et V ds > V ds sat I D = 0, V GS V th ( W L µ nc ox (V GS V th ) V ) DS V DS, 2 { VDS < V DS sat V GS > V th W L µnc ( ox (V GS V th )V DS sat V 2 ) { DS sat VDS V DS sat 2 2 V GS > V th. ( Ici µ n est la mobilité des électrons, C ox est la capacité de l oxyde de grille par unité de surface. 3/48

14/48 Régimes du transistor MOS: régime ohmique - S 4.1 DEVICE STRUCTURE AND PHYSICAL OPER V gs < V th V ds = 0. (2)! + Gate electrode VCS Induced G n-type D Oxide (Si0 2 ) channel.i. - Depletion region

15/48 Régimes du transistor MOS: régime ohmique CHAPTER 4 V ds est faible V gs > V th V ds 0. (3) MOS FIELD-EFFECT TRANSISTORS (MOSFETs) s + VGS.I. G t ig = 0.I. D'= + VDS (small)

4.1.5 Operation as VDS Is Increased Régimes du transistor MOS: régime at a value greater than V" ohmique=>régime de saturation We next consider the situation as VDS is increased. For this purpose let VGS be held constant Refer to Fig. 4.5, and note that VDS appears as a voltage drop across the length of the channel. That is, as we travel along the channel from source to drain, the voltage (measured relative to the source) increases from 0 to VDS' Thus the voltage between the gate and points along the channel decreases from VGS at the source end to VGS - VDS at the drain end. Since the channel depth depends on this voltage, we find that the channel is no longer of uniform depth; rather, the channel will take the tapered form shown in Fig. 4.5, being deepest at the source end and shallowest at the drain end. As VDS is increased, the channel becomes more tapered and its resistance increases correspondingly. Thus the id-vds curve does not continue as a straight line but bends as shown in Fig. 4.6. Eventually, when VDS is increased to the value that reduces the voltage between gate and V ds augmente davantage. s tis = id +.I. G V gs > V th V ds > 0 (4) t ig = 0 D- + VDS B 16/48 FIGURE 4.5 Operation of the enhancement NMOS transistor as VDS is increased. The induced channel

17/48 Paramètres typiques d un transistor MOS en technologie 0.35 µm: Longueur minimale de la grille: 0.35 µm (donne le nom à la technologie) Tension d alimentation, V dd : 3.3 V Tension de seuil, V th : 0.5 V λ : 0.05..0.1 V 1 Mobilité d électons, µ n : 4.035 10 2 cm V 1s 1 Mobilité de trous, µ p : 1.296 10 2 cm V 1s 1 Tension de saturation de drain, V DS sat : 0.7..0.8 V Diélectrique de la grille: SiO 2 Epaisseur de l oxide de grille, t ox : 7.7 nm Constante diélectrique de l oxide de grille, ε : 4 C ox = t ox /ε

Le paramètres du transistor en technologie 32 nm CMOS PLICATION NOTE 3 18/48 Parameter Value V DD (V) 0.8-1.1 V Effective gate length (nm) 25-35 Ion N (µa/µm) at 1V 1000-1550 Ion P (µa/µm) at 1V 500-1210 Ioff N (na/µm) 0.1-200 Ioff P (na/µm) 0.1-100 Gate dielectric HfO 2, SiON Equivalent oxide thickness (nm) 0.9-1.2 # of metal layers 6-11 Interconnect layer permittivity K 2.4-3.0 Table 2: Key features of the 32 nm technology

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20/48 Caractéristiques statiques idéales de transistor MOS Figure: Caractéristiques statiques idéales de transistor MOS

21/48 Caractéristiques statiques idéales de transistor MOS Figure: Caractéristiques statiques de transistor MOS (technologie 2 µm)

. 1,W 2 ID = 2s; L (VGs- Vt) (l + AVDS) (4.22) A typical set of id-vds characteristics showing the effect of channel-length modulation is displayed in Fig. 4.16. The observed linear dependence of i D on VDS in the saturation region is represented in Eq. (4.22) by the factor (l + AVDS)' From Fig. 4.16 we observe that when the straight-line id-vds characteristics are extrapolated they intercept the v -axis at the. DS pomt VDS =-VA' where VA is a positive voltage. Equation (4.22), however, indicates that i D =0 Caractéristiques statiques réelles de transistor MOS L impédance de sortie finie: la tension d Early: Triode VGS - V t = 2.0V,. VGS - V, = l.5 V VGS - V, = l.ov 22/48 VGS - \ VDS V, = 0.5 V VGS - V, s 0 FIGURE 4.16 Effectof VDS on i D in the saturation region. The MOSFET parameter V depends on the process technology and,fora given process, is proportional to the channel length L. A

23/48 Caractéristiques statiques réelles de MOS

24/48 (bis) Figure: Saturation de la mobilité dans les transistors sub-microniques

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27/48 Principe de fonctionnement

28/48 Caractéristique d entrée-sortie Figure: Inverseur MOS et ses caractéristiques statiques

29/48 Paramètres statiques de l inverseur MOS Les paramètres statiques d un transistor MOS: La tension de seuil (Threshold voltage): la tension d entrée pour laquelle la tension de sortie est la même que la tension d entrée. Exercice: trouver la tension de seuil d une porte en utilisant le modèle quadratique des transistors. Les marges de bruit : les tensions d entrées pour lesquelles V out / V in = 1 (cf. transp. 28). La tension de seuil et les marges de bruit: ont une importance sur la conversion de signal (cf. le transparent suivant).

.fm Page 184 Friday, January 18, 2002 9:01 AM Paramètres statiques de l inverseur MOS Influence de la tension de seuil sur la reconnaissance d un signal 184 THE CMOS INVERTER Chapter 5 numérique bruité: V in V mb V ma V in V out t V out V out (a) Response of standard t b) Response of inverter with inverter modified threshold Figure 5.8 Changing the inverter threshold can improve the circuit reliability. t 30/48 2. The effect of changing the W p /W n ratio is to shift the transient region of the VTC.

31/48 Consommation statique d un inverseur MOS La qualité des fronts des signaux influe sur la consommation: plus les fronts sont lents, plus l inverseur consomme.

32/48 Consommation statique d un inverseur MOS Courant de cout-circuit durant la transition: La qualité des fronts des signaux influe sur la consommation: plus les fronts sont lents, plus l inverseur consomme.

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Les capacités parasites chapter5.fm Page 178 Friday, January 18, 2002 9:01 AM 178 THE CMOS INVERTER Chapter 5 following interpretation of the inverter. When V in is high and equal to V DD, the NMOS transistor is on, while the PMOS is off. This yields the equivalent circuit of Figure 5.2a. A direct path exists between V out and the ground node, resulting in a steady-state value of 0 V. On the other hand, when the input voltage is low (0 V), NMOS and PMOS transistors are off and on, respectively. The equivalent circuit of Figure 5.2b shows that a path exists between V DD and V out, yielding a high output voltage. The gate clearly functions as an inverter. V DD V DD R p V out V out R n 34/48 V in = V DD V in = 0 Figure 5.2 Switch models of CMOS (a) Model for high input (b) Model for low input inverter. Modèle d inverseur MOS pour analyse dynamique. A number of other important properties of static CMOS can be derived from this switchlevel view: The high and low output levels equal V DD and GND, respectively; in other words,

35/48 Les pistes de connexion Les capacités des pistes de connexion: Les capacités des pistes de connexion: C wire = C pp + C fringe = wε di t di + 2πε di log(t di /H )

Capacités parasites des connexions (bis) 36/48 Les connexions parasites et modèle d une piste longue

37/48 Réponse dynamique à une impulsion: les délais Les délais d une porte logique: liées aux capacités en sortie des inverseurs.

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39/48 intrinsèque (modèle quadratique) I D V DS 0 V dd V g = V dd V dd 0 τ d Vdd/2 C out VddC out = I ds sat K (W /L)(Vdd V th ) 2 (5), where K = 1 2 µc ox.

40/48 intrinsèque (modèle quadratique), suite τ int Vdd/2 C int VddC int = I ds sat 2K (W /L)(Vdd V th ) 2 (6) C int : la capacité parasite de l inverseur lorsque celui-ci n est pas chargé. Ramenée à la sortie de l inverseur, elle est proportionnelle à W et affine vis-à-vis de L: Ainsi, on obtient: C int = W (α + βl). (7) τ int = Vdd(α + βl)l 2K (Vdd V th ) 2 (8)

41/48 intrinsèque (modèle quadratique), suite Ainsi, on obtient: τ int = Vdd(α + βl)l 2K (Vdd V th ) 2 (9) Conclusion: le délai intrinsèque d inverseur (intrinsèque=sans charge) : Ne dépend pas de W Augmente avec L Tend à diminuer lorsque Vdd augmente

42/48 d un inverseur chargé Pour un inverseur chargé, la capacité en sortie est donnée par C int + C ext, où C ext est la capacité externe (extrinsèque) à l inverseur. La formule pour le délai (6) devient: τ ext Vdd/2 (C int + C ext ) I ds sat = τ int + Vdd/2 C ext I ds sat (10) Conclusion: le délai d un inverseur chargé augmente, et pour C ext >> C int est proportionnel à la charge capacitive.

43/48 d un inverseur chargée par N inverseurs identiques à lui-même }N Un inverseur chargé de N inverseurs identiques à lui même On veut calculer le délai de propagation τ dans le premier inverseur

d un inverseur chargée par N inverseurs identiques à lui-même La capacité parasite d entrée d un inverseur est C i int, qui est prop. à W et affine vis-à-vis de L Ainsi, le délai est égal à : 4/48 τ τ int + Vdd/2 NC i int I ds sat = τ int + Nτ 0 (11) Ici τ int est le délai d un inverseur non-chargé, τ 0 est le supplément de délai ajouté par chaque inverseur connecté à la sortie de l inverseur en considération. τ = τ int + Nτ 0 est le délai d un inverseur chargé par N inverseurs identiques à lui même. C i int /I ds sat ne dépend pas de W, propr. à L(α + βl). Conclusion: Le délai d un inverseur chargé de N inverseurs identique à lui même ne dépend pas de W. D où l intérêt de minimiser les W des transistors dans les circuits numériques.

45/48 Equivalence entre N inverseurs et un inverseur N fois plus large Un transistor peut être découpé. Cela veux dire, qu un transistor de longueur L et de largeur W est découpé en N transistors de longueurs L et de largeurs W 1, W 2,..., W N telles que W i = W. Un transistor découpé en N parties est équivalent à N transistors connectés en parallèle. Ceci est également valable pour les inverseurs: on parle d un inverseur de taille 1 si ses deux transistors sont de tailles minimales, et d un inverseur de taille N si ses transistors sont N fois plus grands que ceux d un inverseur de taille minimale.

46/48 Utilisation de grands inverseurs: cas 1 On utilise de grands inverseurs pour réduire les délais en cas où une porte doit piloter plusieurs sorties. Le délai d une porte peut être réduit au délai intrinsèque d une porte chargée: En effet, la formule (11) peut être généralisée: si N est le rapport entre la taille de l inverseur de la charge et la taille de l inverseur actif, alors N peut être plus petit que 1. Ainsi, si l inverseur actif que l inverseur charge, le délai de l inverseur actif peut se rapprocher du délai intrinsèque τ int. Cela explique pourquoi de fortes contraintes de timing font exploser les dimensions du circuit.

47/48 Utilisation de grands inverseurs: cas 2 On utilise de grands inverseurs pour piloter une charge capacitive importante: par ex., un plot. Dans ce cas, on insère une chaîne d inverseurs de tailles croissantes. Explication.

48/48 [1] Jan Rabaey, Anantha Chandrakasan, Borivoje Nikolic, Digital Integrated Circuits A Design Perspective (2nd Ed), Prentice-Hall International (UK), 1996-702 pages [2] Adel S. Sedra, Kenneth Carless Smith, Microelectronic Circuits, Oxford University Press, 2010-1397 pages [3] Sicard, E., Aziz, S. M. (2010). Introducing 32 nm technology in Microwind35 (Doctoral dissertation, 32 nm technology).