Comité d Organisation

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2 Comité d Organisation Patrick GARDA, Président Franck WAJSBURT, Responsable logistique Marie-Minerve LOUËRAT, Bureau Accueil INL Ian O CONNOR LIP6 Syed Hussein ALWI Adrien BLANCHARDON Celine BRUNEL Frédéric DELVALLE Andi DREBES Julien DENOULET Wilfried DRON André DUDKA Sylvain FERUGLIO Cesar FUGUET Daniela GENIUS Khalil HACHICHA Delaram HAGHIGHITALAB Thomas HUJSA Farakh JAVID Michel LEITE FERREIRA Sylvain LEROY Yao LI Imen MHEDHBI Chuan SHAN Törsten MAHENE Vinod PANGRACIOUS Andrea PINNA Michaël TIMBERT Miguel Angel TORRES MIRANDA Sylvain VIATEUR Ruomin WANG Lilia ZAOURAR Eldar ZIANBETOV Lilia ZAOURAR LIRMM Stéphanie BELIN-MEJEAN Caroline DRAP Patrick GIRARD Laetitia MEGUAL Michel ROBERT

3 Comité de Programme Logiciels embarqués et architectures matérielles Franck Wajsbürt, Philippe Coussy Architectures reconfigurables Bertrand Granado, Gilles Sassatelli, Loïc Lagadec Méthodes et outils de conception AMS & RF Patricia Desgreys, Nathalie Deltimple Test & Tolérance de SOC/SIP Patrick Girard, Régis Leveugle Consommation et Energie dans les SOC/SIP Nathalie Julien, Cécile Belleudy Systèmes hétérogènes Ian O Connor, Patrick Garda Technologies émergentes Jacques-Olivier Klein, Cristell Maneux Sécurité des Systèmes Embarqués Guy Gogniat, Marie-Lise Flottes, Giorgio Di Natale

4 Exposé Mercredi 13 Juin Session E1 : Méthodes et outils de conception AMS & RF AMS & RF (Amphi 25) Presidents : Patricia Desgreys, Nathalie Deltimple Récepteurs RF large bande Olivier Jamin, NXP Semiconductors Résumé : Cet exposé présente la conception d un récepteur intégré basé sur l échantillonnage direct RF. Une réalisation complète de la tête RF, analogique et numérique est présentée, en focalisant sur les technologies clés permettant cette architecture, avec des performances, une consommation de puissance, et un coût dépassant l état de l art des récepteurs câble (DVB-C/J-83.B). Un égaliseur RF programmable est introduit pour alléger les spécifications du convertisseur analogique-numérique (CAN). Un CAN 11-bit 2.7GSps à double entrelacement temporel est présenté, suivi des étages de sélection numérique des différents canaux utilisant une technique de décimation hiérarchique. Enfin la problématique d interfaçage entre un front-end analogique/ numérique et un SoC est abordée Biographie : Olivier Jamin est Principal Engineer / System Architect à NXP Semiconductors, ou il mène la conception de récepteurs large-bande. Il a reçu le diplôme d ingénieur en Systèmes Electroniques de Poly- Tech Nantes et un DEA d Electronique de l université de Nantes en Il a démarré sa carrière à Philips Semiconductors à Nijmegen en conception d amplificateurs de puissance RF en technologie LDMOS pour l infrastructure cellulaire. Il a ensuite rejoint le site de Philips Semiconducteurs de Caen, ou il a travaillé sur des front-end analogiques de traitement de signal CCD pour des applications d imagerie faible consommation, puis sur la conception de CAN haute vitesse pour l infrastructure cellulaire. Depuis 2006, il définit des nouvelles architectures de récepteurs RF

5 large bande multi-canaux, mettant en œuvre des fonctions RF, mixtes et numériques intégrés en technologies BiCMOS à CMOS avancé, principalement pour la réception TV et internet large bande. Session E2 : Test & Tolérance de SOC/SIP (Amphi 25) Presidents : Patrick Girard, Régis Leveugle 3D Chip Stacking from a Test and Reliability Perspective : Le Ciel est La Limite Eric Jan Marinissen, IMEC Abstract : Over its history, semiconductor design and technology has been creeping up in the z-direction in order to cramp ever more functionality in a small chip package. The number of stacked metal layers has increased drastically to give way to growing on-chip interconnect needs. With FinFETs, transistors are expanding in height to increase performance at smaller dimensions. With Package-on-Package (PoP) and System-in-Package (SiP), we have been exploiting the third dimension to minimize footprint, which enables our handheld mobile gadgets. And now, with the advent of micro-bump and through-silicon via (TSV) technologies, a new boost is given to the mind-boggling high-performance/low-power achievements of the semiconductor industry. Confident that we will resolve the numerous technical challenges still ahead, also and especially in the domains of test and reliability, a Valhalla of new architecture, design, test, manufacturing, and business opportunities still lies ahead of us, where the sky is truly the limit.. Biography : Erik Jan Marinissen is Principal Scientist at IMEC vzw in Leuven, Belgium. Previously, he worked at NXP Semiconductors and Philips Research, both in Eindhoven, the Netherlands. He holds an MSc degree in Computing Science (1990) and a PDEng degree in Software Technology (1992), both from Eindhoven University of Technology. Marinissen s research interests include all topics in the domain of test and debug of micro-electronics. He is co-author of over 170 journal and conference papers and co-inventor on nine granted US and EP patent families. Marinissen served as editor-in-chief of

6 IEEE Std 1500 and is founder and chair of the IEEE P1838 Working Group on 3D test access standardization. He is a founder of workshops on Diagnostic Services in Network-on-Chips (DSNOC), 3D Integration, and Testing of Three-Dimensional Stacked Integrated Circuits (3D-TEST). Marinissen serves on numerous conference committees, including ATS, DATE, ETS, ITC, and VTS ; he has been the General Chair of ETW 2003, Program Chair of ETS 2006, and will serve as Program Chair of DATE He serves on the editorial boards of IEEE Design & Test of Computers, IET Computers and Digital Techniques, and Springer s Journal of Electronic Testing : Theory and Applications (JETTA). Marinissen is recipient of the ITC 2008 and ITC 2010 Most Significant Paper Awards and Best Paper Awards at the Chrysler-Delco-Ford Automotive Electronics Reliability Workshop 1995 and the IEEE International Board Test Workshop Marinissen is a Fellow of IEEE and Golden Core Member of Computer Society. Session E3 : Sécurité des Systèmes Embarqués (Amphi 25) Presidents : Guy Gogniat, Marie-Lise Flottes, Giorgio Di Natale Hardware Trojans : taxonomie et méthodes de détection Julien Francq, EADS CASSIDIAN Résumé : De nos jours, pour des raisons économiques, la plupart des Circuits Integrés (CI) sont conçus, fabriqués et testés dans des pays étrangers. Ainsi, sécuriser la chaîne globale de fabrication des CIs est une tâche difficile : rien ne peut empêcher l insertion de modifications frauduleuses dans les CIs, appelées Hardware Trojans (HT), au cours d une ou de plusieurs étapes de fabrication d un CI. Ces modifications provoquent des altérations du comportement fonctionnel d un CI qui peuvent potentiellement conduire à des conséquences catastrophiques lorsque ce CI est embarqué dans des applications critiques telles que l avionique, le spatial, le militaire, les communications, l industrie, le nucléaire, etc. Cette présentation se propose tout d abord de présenter une taxonomie des différents HTs présents dans la littérature. Nous

7 verrons que nous aurons affaire à un bestiaire très riche. Puis, nous ferons le point sur les différentes méthodes de détection et de neutralisation des HTs présentes dans la littérature. Nous verrons à cette occasion qu un grand nombre de méthodes de détection de HT destructives et non-destructives ont été proposées, mais aucune n est pleinement satisfaisante aujourd hui. En effet, les méthodes destructives de détection de HT consistent essentiellement à rétro-concevoir (reverseengineering) les CIs avant de les déployer, ce qui est très coûteux et ne garantit pas un taux de détection de 100%. De même, les méthodes non-destructives de détection (test intégré, analyse de canaux caches, etc.) sont également confrontées à des verrous technologiques difficilement contournables. Enfin, il sera également présenté le consortium et les objectifs du projet de recherche industriel HOMERE (Hardware Trojans : Menaces et Robustesse des Circuits Intégrés) déposé au FUI14, censé justement forcer ces verrous. Biographie : Julien Francq est né le 13 Mai 1982 à Lille. Il a obtenu un DEUG Sciences de la Matière de l Université Sud Toulon Var 2003, puis un diplôme d Ingénieur de Polytech Montpellier en Microélectronique et Automatique en 2006 et enfin un Doctorat en Informatique de l Université Montpellier 2 en Depuis 2009, il est ingénieur de recherche en cryptographie et sécurité à Cassidian CyberSecurity. Il est également coordinateur de projets de recherche. Son principal domaine de recherche est la sécurité et l efficacité des implantations matérielles et logicielles de cryptosystèmes contre les attaques mathématiques et physiques sur composant.

8 Session Poster P1 (Patio 25-16) Mercredi 13 Juin Consommation et Energie dans les SOC/SIP n o 160 Scheduling strategies for multi-core embedded systems under thermal constraints Khaled Baati, Michel Auguin, Cécile Belleudy University of Nice Sophia-Antipolis, LEAT CNRS n o 161 The Open-PEOPLE platform ROUSSEL Kévin 1, Eric SENN 2, France Olivier ZENDRA 3, Cécile BELLEUDY 4, France Daniel CHILLET 5, Agnês FRITSCH 6, Rabie BEN ATITALLAH 7, Christian SAMOYEAU 8 1 INRIA 2 Univ. Bretagne Sud, Lorient 3 INRIA Nancy Grand-Est (LORIA), France 4 Univ. Nice Sophia-Antipolis 5 Univ. Rennes I, Lannion, France 6 Thalès Communications, Colombes, France 7 Univ. Valenciennes Haut-Cambresis, Valenciennes, France 8 InPixal, Rennes, France n o 20 Efficient and low power bio-inspired medical hearing aid based FPGA - implementation using DWT and OLA Lotfi Bendaouia 1, Lounis Kessal 1, Si Mahmoud Karabernou 1, Hassen Salhi 2, Fayáal Ykhlef 3 1 ETIS-ENSEA UMR 8051 Cergy 2 Blida university Algeria 3 CDTA Algiers Algeria

9 n o 24 Power Management architectures for Solar Harvesting Wireless Sensor Networks Andrea Castagnetti, Alain Pegatoquet, Cécile Belleudy, Michel Auguin LEAT Université de Nice n o 37 Etude et conception d une architecture d amplificateur faible bruit avec réveil reconfigurable Yahia Benmoussa 3,4, Jalil Boukhobza 2, Yassine Hadjadj Aoul 1, Djamel Benazzouz 3, Loic Lagadec 2 1 INRIA 2 UBS/CNRS UMR 3192 Lab-STICC 3 UMBB 4 UBO n o 40 Conception sous Contraintes de Süreté de Fonctionnement et de Consommation d énergie de Réseau de Capteurs Sans Fil Van-Trinh HOANG, Nathalie JULIEN, Pascal BERRUET n o 41 Optimized optical intra-chip communication in multiprocessors system on chip MPSoC Channoufi Malëk, Pierre Lecoy, France Bruno, Delacressonniëre ETIS - ENSEA, Université de Cergy Pontoise, CNRS UMR8051 Attia Rabah URCSE Ecole polytechnique de Tunisie, La Marsa n o 46 Context switch routines energy characterization Bassem Ouni, Cécile Belleudy LEAT University of Nice Sophia-Antipolis

10 n o 122 Transmission d énergie sans fil par convertisseur pushpull résonnant accord automatique par capacité commutée synchrone Romain Deniéport 1, Francis Rodes 2, Ming Zhang 3, Zhigang Dan 2 Wenbin Huang 1 GAIA Converter, Le Haillan 2 ENSEIRB-MATMECA, Talence 3 IEF, MiNaSys, Université de Paris-Sud, Orsay n o 81 Optimal Choice of Power Modes in Embedded Systems subject to Performance Constraints Akgul Yeter 1, Diego Puschini 1, Suzanne Lesecq 1, Pascal Benoit 2, Lionel Torres 2 1 CEA LETI-MINATEC Campus 2 LIRMM n o 157 A Reliable Instrumentation Method for Low-Power and Energy-Efficient High-Level Virtual Prototyping Ons MBAREK, Alain Pegatoquet, Michel AUGUIN LEAT, Université de Nice Sophia Antipolis n o 154 Adaptive Voltage Scaling via Effective On-Chip Timing Uncertainty Measurements Valka Miroslav 1, Alberto Bosio 1, Luigi Dilillo 1, Aida Todri 1, Arnaud Virazel 1, Patrick Girard 1, Philippe Debaud 2 1 LIRMM 2 ST-Ericsson

11 Logiciels embarqués et architectures matérielles n o 19 Une approche de raffinement et de vérification formels des communications SOC Mokrani Hocine COMELEC 1, Rabéa Ameur-Boulifa 2, Emmanuelle Encrenaz-Tiphene 3 1 Telecom Paris-Tech (LABSOC) 2 CEMELEC Telecom Paris-Tech (LABSOC) 3 LIP 6 - UPMC n o 11 Convergence and Complexity Analysis of Turbo Demodulation with Turbo Decoding HADDAD Salim, Michel Jezequel, Amer Baghdadi Telecom Bretagne n o 126 A new approach of smart vision sensors Bezine Julien 1, Mathieu Thevenin 2, Renaud Schmit 1, Marc Duranton 1, Michel Paindavoine 3 1 CEA LIST DACLE 2 CEA LIST DCSI 3 LEAD Université de Bourgogne n o 124 A High-Level Hybrid Programming Model for Heterogeneous Multicore architectures KHAMMASSI Nader, Jean-Christophe Le Lann Lab-STICC UMR CNRS 6285, ENSTA-Bretagne Thales Airborne Systems Jean-Philippe Diguet Lab-STICC CNRS, UBS Lorient n o 2 Accélération de la compilation dynamique pour les cibles embarquées CARBON Alexandre, Yves LHUILLIER, Henri-Pierre CHARLES CEA, LIST

12 n o 8 Integration of a Bio-Inspired Robotic Vision System on FPGA FIACK Laurent, Thomas Lefebvre, Benoit Miramond ETIS Lab UMR 8051 CNRS / ENSEA / UCP n o 10 Un démodulateur paralléle en SDR pour la détection des publicités sur la bande de radiodiffusion FM Brunel Happi-Tietche 1, Olivier Romain 2, Bruce Denby 3, François de Dieuleveult 4, Bertrand Granado 2, Houssem Khemiri 5, Gérard Chollet 6 Institut de Télécom - Paris 1 LIP6 - UPMC 2 ETIS - ENSEA, Université de Cergy Pontoise, CNRS UMR UPMC - Sigmalab 4 CEA - LIST 5 Institut de Télécom - Paris Sud 6 Institut de Télécom - Paris n o 132 Execution Model for Massively Parallel Architecture : Synchronous Communication Asynchronous Computation (SCAC) Krichene Lifl 12, Philippe Marquet 3, Jean Luc Dekeyser 3, Mouna Baklouti 2, Mohamed Abid 2 1 INRIA Lille Nord Europe 2 CES-ENIS - Sfax - Tunisie 3 LIFL - INRIA Lille Nord Europe n o 129 Programmable routers for efficient mapping of applications onto NoC-based MPSoCs Djemal Manel 1, François Pêcheux 2, France Dumitru Potop-Butucaru 1,Robert de Simone 1, Franck Wajsbürt 2, Zhen Zhang 2 1 INRIA, France 2 Lip6 - UPMC, Paris

13 n o 18 Approche de modélisation transactionnelle en vue de l évaluation des performances des architectures de Systèmes embarqués Barreteau Anthony, Sebastien Le Nours, Olivier Pasquier Université de Nantes, UMR CNRS 6164 IETR, Polytech Nantes, La Chantrerie n o 21 Performance Evaluation of Flash File Systems Olivier Pierre, Boukhobza Jalil Lab-STICC - Université de Bretagne Occidentale Senn Eric Lab-STICCUniversité de Bretagne Sud n o 125 Un accélérateur matériel flexible pour l estimation du mouvement dans le cadre de la vidéo-assistance avec détection d événement Miteran Johel, Wajdi Elhamzi, Imen Charfi, Julien Dubois Laboratoire Le2i, UMR CNRS 6306, Dijon Mohamed Atri, Rachid Tourki Laboratoire Electronique et Microélectronique, Monastir, Tunisie n o 42 Technique de modélisation transactionnelle en vue de la réduction des temps de simulation des modéles de performances des architectures Takieddine Majdoub, Sébastien Le Nours, France Olivier Pasquier Univ Nantes, IETR, UMR 6164, Polytech-Nantes Fabienne Nouvel INSA Rennes, IETR, UMR 6164 Rennes n o 44 Accuracy Evaluation of GEM5 Simulator System Butko Anastasiia, Garibotti Rafael, Ost Luciano, Sassatelli Gilles LIRMM, Montpelier

14 n o 47 Flexible Multi-ASIP SoC for Turbo/LDPC Decoder Baghdadi Amer, P. Murugappa, P. Reddy, R. Alkhayat, J-N. Bazin, A. Baghdadi, M. Jézéquel Institut Mines-Telecom ; Telecom Bretagne ; CNRS Lab-STICC F. Clermidy CEA-LETI, MINATEC n o 43 Accélération des techniques d évaluation de la précision Naud Jean-Charles, Ménard Daniel, Sentieys Olivier Université de Rennes 1, IRISA/INRIA n o 86 Automated Synergistic Parallelization and HW Acceleration for On-Chip Shared-Memory Clusters Paolo Burgio 12,Andrea Marongiu 2, Dominique Heller 1, Cyrille Chavet 1, Philippe Coussy 1, Luca Benini 2 1 Lab-STICC - Université de Bretagne Sud 2 DEIS -Università degli Studi di Bologna n o 87 A Design Approach to generate optimized parallel hardware interleaver architecture Briki Aroua,Cyrille Chavet, Philippe Coussy, Eric Martin Laboratoire Lab-STICC Université de Bretagne Sud n o 88 Evaluation de la vivacité d un S-system généralisé Alix MUNIER-KORDON 1, Thomas HUJSA 1,2, Jean-Marc DELOSME 2 1 LIP6, UPMC, Paris 2 IBISC, Université d Evry-Val-D Essonne n o 152 Simulation-Based Fault Injection Environment for Reliable Processor Architecture Exploration Ihsen Alouani, Smail Niar, Mohamed Jemai Université de Valenciennes (LAMIH) Fadi Kurdahi University of California, Irvine

15 n o 135 Simulation rapide de systèmes à base de processeurs VLIW Luc Michel, Nicolas Fournel, Frédéric Pétrot Laboratoire Tima - Grenoble-INP

16 Exposé Jeudi 14 Juin Session E4 : Consommation et énergie dans les SoC-SIP (Amphi 25) Presidents : Nathalie Julien, Cécile Belleudy Mécanismes de sécurité à faible consommation d énergie pour les réseaux de capteurs sans fil Hervé Guyennet, FEMTO-ST, Université de Franche - Comté Résumé : Les réseaux de capteurs sans fil sont constitués de noeudscapteurs contraints par leur puissance de calcul, la taille de la mémoire, l énergie disponible et la bande passante. Pour assurer la sécurité des communications entre ces noeuds, nous développons des approches plus légères qui assurent un niveau de sécurité convenable tout en consommant moins de ressources et donc d énergie. Nous présentons quelques techniques peu gourmandes en énergie que nous avons implémentées sur TelosB : la stéganographie dans le protocole, les réseaux de confiance, la cryptographie basée sur les courbes elliptiques

17 Estimation de la consommation des architectures reconfigurables et du concept de reconfiguration dynamique Daniel Chillet, IRISA Résumé : Les system-on-chip ont subi une évolution architecturale importante depuis plusieurs années, conduisant notamment à envisager l intégration de ressources reconfigurables au côté des classiques ressources de calcul que sont les processeurs et les accélérateurs matériels (blocs IP). L apparition de ces ressources reconfigurables offre alors des perspectives intéressantes pour l implémentation d applications. L un des challenges que ces architectures permettent de cibler concerne la flexibilité nécessaire au sein de la plate forme d exécution pour répondre à la flexibilité que requiert la grande majorité des applications qui sont aujourd hui déployées sur ce type de système. Au delà de la flexibilité, ces ressources de calcul offrent une alternative intéressante aux blocs IP matériels dédiés puisqu elles permettent d envisager le partage de ressources d exécution tout en offrant de hautes performances de calcul. Toutefois, le concept de reconfiguration, surtout lorsqu il est envisagé de manière dynamique, engendre des surcouts importants, notamment d un point de vue temporel mais aussi d un point de vue énergétique. En effet, l opération de reconfiguration, consistant à écrire un bitstream dans la mémoire dite de configuration, est une opération qui peut s avérer couteuse au regard des temps d exécution des tâches configurées. De même, l opération d écriture dans la mémoire est énergétiquement couteuse et peut annuler tous les gains obtenus par le partage de ressources. Pour évaluer l intérêt d utiliser de telles ressources de calcul, il est alors nécessaire de disposer de méthodes/outils capables de fournir une estimation des performances. Les travaux que nous présentons s inscrivent dans cette thématique et s attachent à montrer que, sous certaines conditions, la reconfiguration dynamique peut être intéressante d un point de vue de l énergie. Nous montrerons que cela passe notamment par une procédure de reconfiguration qui doit être efficace. De plus, nous montrerons que, pour un concepteur, une méthodologie d exploration est un élément intéressant lui permettant d évaluer l impact énergétique des différents choix d implémentations auxquels il sera confronté au court de son design. Ces travaux font partie intégrante

18 du projet ANR Open-People, et sont plus particulièrement réalisés en collaboration entre le Leat, le Labsticc, et l équipe projet Inria Cairn. Session E5 : Logiciels embarqués et architectures matérielles (Amphi 25) Presidents : Philippe Coussy, Franck Wajsbürt FPGAs en 2032 : Challenges & opportunités durant les vingt prochaines années Jean-Michel Vuillamy, Altera Résumé : Depuis leur naissance dans les années 1980, les FPGAs poursuivent inlassablement leur course à l intégration grâce à un effort d innovation soutenu. L objectif de cette présentation est de fournir d une part une vision de ce que deviendront les FPGAs d ici 2032, et d autre part des axes d innovation soutenant cette vision. En particulier seront évoqués les directions concernant l intégration 3D, l intégration de processeurs embarqués, et les méthodologies / outils permettant d exploiter avec davantage d efficacité les FPGAs. Biographie : Jean-Michel Vuillamy est titulaire d un Master of Applied Science (MASc) en génie électrique de l Université de Toronto (Canada). Après avoir exercé diverses fonctions en R&D chez Dassault Electronique entre 1991 et 1997, il a rejoint Altera où il est actuellement responsable de l équipe d ingénieurs d applications pour l Europe de l Ouest & du Sud.

19 Session E6 : Systèmes hétérogènes (Amphi 25) Presidents : Ian O Connor, Patrick Garda Conception de produits hétérogènes pour des applications multi-domaines : les défis à relever Serge Scotti, STMicroelectronics Résumé : L objet de la présentation est de proposer des directions de recherches pour les années à venir à partir des besoins liés aux applications industrielles. Ces produits sont désormais hétérogènes, au sens de l électronique, et multi domaines, mariant aussi bien la physique, l optique, la chimie que la biologie. Pour ce faire, les applications émergentes sont passées en revue afin d en extraire les particularités et d en déduire les besoins associés essentiels en vue de leur conception. La démarche proposée est validée à l aide d exemples issus de projets collaboratifs et montre les possibilités offertes aujourd hui par des standards comme SystemC AMS et IP-XACT AMS. La conclusion se concentre sur les besoins supplémentaires et les défis à relever dans les toutes prochaines années afin de concevoir les produits dédiés à ces applications multi physique et du vivant. Biography : Serge SCOTTI is senior expert in the analogue and mixed signal design methodology and validation tools and flows at STMicroelectronics. He started his career at THOMSON-CSF in 1979 in mixed ASIC s department and developed one of the first DRC-LVS software. He developed early 1989 a mixed signal co-simulation methodology and tool based on STMicroelectronics internal solvers. He developed from 1999 methodology and design flow based on VHDL- AMS modelling resulting in the first top-level simulation of a complete RF transceiver. In 2006, he joined the SystemC AMS working group of the OSCI and leaded successfully the MEDEA+/CATRENE Beyond DREAMS and the ANR WASABI projects. He works now on system level methodology, by leading the CATRENE H-INCEPTION project, to address incoming multi-physical domain applications development, design and validation.

20 Systèmes embarqués pour la Santé : quels enjeux et quelles forces en présence? Olivier Romain, ETIS Serge Bernard, LIRMM Résumé : Ces dernières années ont vu une évolution très forte des technologies dans le domaine de la santé. Ces évolutions résultent principalement du vieillissement de la population des pays développés et de l accroissement de la population des pays en développement. Les avancées de nombreuses disciplines scientifiques et techniques ont permis des développements et des innovations adaptés au domaine biomédical avec des objectifs tels que l amélioration de l autonomie des personnes dépendantes, l aide au diagnostic, à la thérapie ou à la suppléance fonctionnelle au moyen de dispositifs robustes invasifs ou non. Une partie de ces développements porte sur les Systèmes Embarqués pour la Santé (SES), terme générique pour les dispositifs médicaux embarqués. Ils permettent d effectuer des mesures et d agir sur un environnement biologique vivant ou inerte de façon autonome et intelligente. Il peut s agir de structures isolées ou d éléments faisant partie d un système plus complexe, hiérarchisé et interactif, en réseau ou non, plus ou moins miniaturisées. Les différentes composantes d un SES sont soumis à de fortes contraintes liées à son interaction avec le milieu vivant et à l application. Depuis 2010, un consortium s est créé avec le soutien des trois GDR SoC-SiP, ISIS et StiC-Santé avec pour objectif d identifier les enjeux scientifiques liés aux SES et les forces en présence. Nous donnerons lors de cette présentation les premiers résultats issus de ce groupe de travail. Biography : Serge Bernard received the M.S. degree in Electrical Engineering from the University of Paris XI, France in 1998 and the Ph.D. degree in Electrical Engineering from the University of Montpellier, France in He is a researcher of the National Council of Scientific Research (CNRS) in the Microelectronics Department of the Laboratory of Computer Science, Robotics and Microelectronics of Montpellier (LIRMM). He is the codirector of the joint Institute for System Testing ISyTest between the LIRMM and NXP semiconductors. He is the deputy head of the microelectronics department of LIRMM.

21 His main research interests include Test, Design-For-Testability and Built-In-Self-Test for mixed signal circuits and SiP and Design-For- Reliability for medical application ICs.

22 Session Poster P2 (Patio 25-16) Jeudi14 Juin Méthodes et outils de conception AMS & RF n o 26 Distributed ADPLL-network based clock generator for synchronous multiprocessor system on chips Zianbetov Eldar 1, Anceau François 1, Galayko Dimitri 1, Colinet Eric 2, Juillard Jerome 3 1 LIP6, UPMC 2 CEA-Leti 3 Supelec n o 29 Design and Modeling of ADPLL with sliding-window for wide range frequency tracking Chuan SHAN, Dimitri GALAYKO, François ANCEAU Lip6-UPMC n o 36 Effect of RF Interconnects Within an On-Chip Data Exchange Lounis ZERIOUL, Emmanuelle BOURDEL, Myriam ARIAUDO ETIS, CNRS UMR 8051, ENSEA, UCP n o 98 A Designer Centric Analog Synthesis Flow Farakh Javid, Stéphanie Youssef, Ramy Iskander, Marie-Minerve Louërat LIP6, UPMC

23 n o 99 Continuous-Time Sigma Delta Modulators With VCO- Based Voltage-to-Phase and Voltage-to-Frequency Quantizers Mootaz Allam, Hassan Aboushady, Marie-Minerve Louërat LIP6, UPMC n o 101 A Self-Sufficient Digitally Controlled Ring Oscillator Robust to Supply Voltage Fluctuation Terosiet, Feruglio, Vallette, Galayko, Garda LIP6, UPMC n o 117 Background calibration for pipelined ADCs Hussein ADEL 1, Marie-Minerve LOUERAT 1, Marc SABUT 2 1 LIP6,UPMC 2 STMicroelectronics n o 120 An Interface between System-level and Circuit-level for Design of Mixed-Signal Systems Yao LI, Ramy ISKANDER, Farakh JAVID, Marie-Minerve LOUERAT LIP6, UPMC n o 121 Background Time Skew Calibration for Time-Interleaved ADC Using Phase Detection Method Raouf Khalil 1, Marie-Minerve Louërat 1, Roger Petigny 2, Hugo Gicquel 2 1 LIP6, UPMC 2 STMicroelectronics n o 130 A 1.95GHz, 23dBm Cascode Class-E Power Amplifier in 130nm CMOS Technology BOUTAIB Youssef, DELTIMPLE Nathalie, KERHERVE Eric Laboratoire IMS, Talence

24 n o 136 Modélisation et optimisation d une chaine d émission réception très faible consommation pour implants cochléaires CERASANI Umberto, LEAT William TATINIAN LEAT Yannick VAIARELLO LEAT, NEURELEC Gilles JACQUEMOD IM2NP UMR7334 CNRS Univ. Aix Marseille et Sud Toulon n o 158 Moélisation Fonctionnelle du Système de Communication RF et du Canal Radio Andrea Castagnetti, Alain Pegatoquet LEAT UMR 7248 Université de Nice Sophia Antipolis

25 Test & Tolérance de SOC/SIP n o 5 Outil de Modélisation Statistique des Circuits Analogiques et Mixtes Bilal Saoud 1, Kamel Beznia 2, Ahcène Bounceur 2, Salvador Mir 3, Moussa Kerkar 1 1 ReSyD, Université de Béjaia 2 Laboratoire Lab-STICC 3 Laboratoire TIMA n o 6 Test Metrics Computation Using The Statistical Model of Analog Circuits Kamel Beznia 1, Ahcène Bounceur 1, Salvador Mir 2, Reinhardt Euler 1 1 Lab-STICC laboratory 2 TIMA Laboratory n o 13 Exploiting component properties for the verification of complex structured systems Syed Hussein SYED ALWI, Cécile BRAUNSTEIN, Emmanuelle ENCRENAZ LIP6 - ALSOC, UPMC n o 38 Enhanced Error-Correcting Code with Checkpoint/ Recovery on FPGAs Fouad Sahraoui, France Fakhreddine Ghaffari, France Mohamed El Amine Benkhelifa, France Bertrand Granado ETIS, CNRS, ENSEA, Cergy-Pontoise University

26 n o 56 Effective Defect Localization Through an Effect-Cause based Intra-Cell Diagnosis Zhenzhou SUN 1,2, Alberto BOSIO 1, Luigi DILILLO 1, Patrick GIRARD 1, Aida TODRI 1, Arnaud VIRAZEL 1, Etienne AUVRAY 2 1 LIRMM, Montpellier 2 STMicroelectronics n o 91 Through-Silicon-Via Resistive-Open Defect Analysis C. Metzler, A.Todri, A. Bosio, L. Dilillo, P. Girard, A. Virazel LIRMM, Montpellier n o 93 Dynamic Mode Testing of SRAMS under Neutron Georgios Tsiligiannis, Luigi Dilillo, Alberto Bosio, Patrick Girard, Aida Todri, Arnaud Virazel LIRMM, Montpellier n o 94 Impacts of Resistive-open defects in the word-line selection of TAS-MRAMs Joao AZEVEDO, Arnaud VIRAZEL, Patrick GIRARD, Luigi DILILLO, Alberto BOSIO, Aida TODRI LIRMM, Montpellier n o 144 Test architecture for 3D SIC for X-bond testing Yassine FKIH 1, Bruno Rouzeyre 2, Marie-lise Flottes 2, Giorgio Di Natale 2, Pascal Vivet 3 1 LIRMM/CEA 2 LIRMM/CNRS 3 t CEA/LETI

27 Session Poster P3 (Patio 25-16) Jeudi14 Juin Architectures reconfigurables n o 9 Hardware and Software Architecture for Reconfigurable Heterogeneous System-on-Chip Laurent Gantel 1,2, Mohamed El Amine Benkhelifa 2, Fabrice Lemonnier 2 1 Thales Research and Technology 2 ETIS Laboratory UMR CNRS 8051 n o 22 Conception d un Middleware pour la programmation des architectures hétérogènes reconfigurables sur puce Nicolas Knecht, Soufyane Lkad, Benoit Miramond Laboratoire ETIS, UMR CNRS 8051, ENSEA, Université de Cergy-Pontoise n o 23 Self-organization in embodied reconfigurable architectures Laurent Rodriguez, Benoit Miramond, Fakhreddine Ghaffari, Bertrand Granado Laboratoire ETIS UMR 8051 ENSEA/CNRS/UCP n o 27 A Dtaflow Actors deployed onto Heterogenous And Reconfigurable Plateforms Amel KHIAR, Benoit MIRAMOND ETIS Laboratory - UMR CNRS 8051

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