Hiérarchie de Mémoire: Principale, Cache, Virtuelle

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1 Hiérarchie de Mémoire: Principale, Cache, Virtuelle IFT1226 Heuring et Jordan ch 7 pp A. Tanenbaum, Architecture de l ordinateur, 4e edition, (J. Lapalme E. Cerny, F.-R. Boyer,M. Boyer,JP. David) 10 mars 2004 ift1226 1

2 Hiérarchie de mémoire Objectif: Avoir une grande mémoire rapide et à faible coût. Ici on présente une hiérarchie à deux niveaux - Une mémoire primaire petite et rapide (coût élevé pour la taille) - Une mémoire secondaire grande et lente (à coût beaucoup plus bas) La hiérarchie peut être: - Cache - Memoire principale : accélère les accès mémoire - Mémoire principale - Disque : (Mémoire virtuelle) : augmenter la taille apparente de la mémoire principale (grande mémoire pas chère) Méthode: copie des parties de la mémoire lente dans la mémoire rapide Pourquoi ca fonctionne: Localité d'accès temporelle et spatiale: l ensemble de travail (Working set) change lentement à cause des localités Working set = ensemble de travail = pages ou blocs accédés en un intervalle de temps T (fenêtre de temps) change lentement grâce aux "localités". + rapide, + lente, + petits + grande CPU Primaire Sécondaire Deux niveaux adjacents de mémoire 10 mars 2004 ift1226 2

3 Niveaux primaire et secondaire Le transfert entre deux niveaux se fait par blocs (de mots, octets) Entre le CPU et la cache: quelques octets Entre cache et mémoire principale: bloc de 16 à 64 octets Entre la mémoire et le disque: pages de 1k à 4k octets () Latence: temps pour obtenir le 1er mot cache - mémoire principale: 4 à 50 top d'horloge mémoire principale - disque: top d'horloge Débit: nombre des mots transmis par seconde entre les 2 niveaux La même donnée ne se trouve pas à la même adresse dans les deux niveaux, il faut donc une traduction; elle se fait selon le système Paginé: les bits de poids forts de l adresse système servent d indice dans une table qui donne les bits de poids forts de l adresse primaire et les bits de poids faibles sont les mêmes Segmenté: les bits de poids forts de l adresse système servent d indice dans une table qui donne une adresse de base à laquelle on additionne les bits de poids faibles pour obtenir l adresse primaire 10 mars 2004 ift1226 3

4 Mémoire virtuelle CPU Chip CPU Logical Address MMU Mapping Tables Virtual Address Physical Address Cache Main Memory Disk MMU (Memory Management Unit) s'occupe de la gestion de l'espace de mémoire et de la traduction d'adresse virtuelle à adresse physique Adresse effective calculée par le processeur est une adresse (logique) dans un espace virtuel (plus grand que l'espace physique). Pour accéder à l'information à une adresse virtuelle V, il faut d'abord emmener l'info dans la mémoire physique et lui associer une adresse physique P. Tout accès à V est traduit à un accès à P. Cache peut voir soit adresses virtuelles soit adresses physiques (ce qui est plus habituel) 10 mars 2004 ift1226 4

5 Adressage et accès dans 2 niveaux Memory management unit (MMU) Miss Echec Address in secondary memory Secondary level System address Translation function (mapping tables, permissions, etc.) Block Hit Succès Address in primary memory Primary level Word 10 mars 2004 ift1226 5

6 Calcul d'adresse primaire System address System address Block Word Block Word Lookup table Lookup table Block Primary address Word Système paginé (blocs de taille fixe) Base address + Primary address Word Système segmenté (blocs de taille variable) 10 mars 2004 ift1226 6

7 Caractéristiques d'accès, terminologie Succès d'accès: le mot a été trouvé au niveau primaire Défaut d'accès: le mot n'était pas trouvé au niveau primaire (il faut alors rechercher au niveau supérieur, ici secondaire) Taux de succès = h = nombre de succès d'accès / nombre total d'accès Taux de défauts: 1 - h t p = temps d'accès à mém. Primaire; t s = temps d'accès à mém. sécondaire Temps d'accès effectif t a = h t p + (1-h) t s. Défaut de page: Page fault défaut d accès en mémoire virtuelle (le mot ne se trouve pas en mémoire principale) Pagination sur demande: pages transférées du disque à la mémoire seulement si un mot est demandé par processeur vs. Prépagination Politique de placement et de remplacement : quand on copie un bloc d un niveau plus lent, faut choisir où on le met (quelles données on remplace) 10 mars 2004 ift1226 7

8 Introduction L espace d adressage peut être plus grand que la mémoire physique disponible La mémoire secondaire est lourde à gérer directement par le développeur Offrir au développeur une mémoire virtuelle qui a la taille de l espace d adressage en utilisant la mémoire secondaire comme lieu de mémorisation temporaire pour les données qui ne sont pas utilisées à l instant considéré Principe de transparence 10 mars 2004 ift1226 8

9 Principe de fonctionnement C est un peu comme si la mémoire principale était un cache de la mémoire secondaire! 10 mars 2004 ift1226 9

10 Mémoire virtuelle - avantages Écriture des programme simplifiée, espace d'adresses assez grand Multiprogrammation améliore l'utilisation du CPU Donc pas de fragmentation du programme et recouvrements (overlays) Mémoire disque moins chère remplace mémoire principale plus coûteuse Contrôle d'accès au niveau élémentaire des blocs - vérification des privilèges sur lecture, écriture, et exécution Peut protéger contre erreur dans programme (OS, ou autres processus) Peut protéger contre des attaques intentionnelles C'est l'origine des messages "segmentation error", "bus error" Inconvénient - pour des programmes avec une pauvre localité d'accès, la performance peut être très mauvaise pour des programme complexes (simulation, CAO, etc., Faut programmer en tenant compte de la présence de mémoire virtuelle) 10 mars 2004 ift

11 Approche matérielle C est un peu comme si la mémoire principale était un cache de la mémoire secondaire! Processeur Mémoire principale Mémoire secondaire (disque dur) Table de pages 10 mars 2004 ift

12 Approche logicielle C est le système d exploitation qui est chargé de faire toute la gestion des transferts Processeur Mémoire principale Table de pages Mémoire secondaire (disque dur) 10 mars 2004 ift

13 Exemple : Un espace d adressage de 16 bits (64Ko) peut représenter 16 pages de 4Ko Un espace d adressage de 32 bits (4Go) peut représenter 1M pages de 4Ko Une mémoire de 32Ko peut seulement contenir 8 pages de 4Ko. La pagination 10 mars 2004 ift

14 Une table de correspondance Seul un petit nombre de pages peut résider en mémoire physique. Il faut un moyen de savoir si une page est en mémoire physique et le cas échéant, à quelle adresse La table de pages joue ce rôle 10 mars 2004 ift

15 La mémoire paginée Pages 0, 1, 2 sont résidentes Page n-1 n'est que sur le disque, sera charge si référée par le programme MMU gère l'affectation Pages de trames aux pages et traduction d'adresses Virtual memory Trames (Frames) Physical memory Secondary memory Secteurs / Blocs Program unit 0 Page n 1.. Page 2 Page 1 Page 0 10 mars 2004 ift

16 Numéro de page et position dans la page (1/2) Un exemple en décimal : Un espace d adressage de 10^7 Des pages de 10^3 Numéro de page Les numéros de pages font 4 chiffres Il y a donc pages de 1000 octets chacune Une mémoire physique de 10^2 pages Position dans la page Chaque entrée de la table de page contiendra deux chiffres (+ un bit de validité) 10 mars 2004 ift

17 Numéro de page et position dans la page (2/2) Un exemple en binaire : Adressage de 2^32 octets Des pages de 2^12 octets Numéros de page de 20 bits 2^20 pages de 4096 octets Une mémoire physique de 2^3 pages Chaque entrée de la table de page fait trois bits (+ 1 bit de validité) 10 mars 2004 ift

18 Politique de remplacement des pages Lorsque toute la mémoire physique est remplie par des pages et qu il survient un défaut de page, il faudra bien remplacer un page existante par la nouvelle. Laquelle enlever (et recopier en mémoire secondaire le cas échéant)? L algorithme du LRU : C est la page qui a été utilisée le moins récemment qui est enlevée. L algorithme FIFO : C est la page qui a été chargée le moins récemment qui est enlevée. Remarque : l idéal serait un algorithme prédictif qui connaîtrait à l avance les pages dont il va avoir besoin (pas réalisable; la machine ne peut pas prédire le futur). 10 mars 2004 ift

19 Taille des pages et fragmentation Peu de grande pages Les pages seront peu remplies et beaucoup de mémoire sera gaspillée Risque d écroulement du système plus importante Beaucoup de petites pages Une table de pages plus grande Plus de transferts avec la mémoire secondaire (dont la latence est importante) 10 mars 2004 ift

20 Traduction d'adresses avec pagination Virtual address from CPU P age number Offset in page Main memory Desired word Physical address Physical page Word Table de pages à un niveau Peut être grande! Une table / usager Bounds error No? Page ta ble limit register + Offset in page table Page table base register Page table Accesscontrol bits: presence bit, dirty bit, usage bits P hys ical page number or pointer to secondary storage Hit. Page in prima ry me mory. Miss (page fault). Page in secondary me mory. Translate to Disk address. Problème: Fragmentation interne (aux pages) 10 mars 2004 ift

21 TLB Main memory or cache Desired word Virtual addressfromcpu Page number Word Physical address Physical page Word Associative lookup of virtual page number in TLB Hit N Y TLB TLB hit. Page is in primary memory. TLB miss. Look for physical page in page table. To page table Virtual page number Accesscontrol bits: presence bit, dirty bit, valid bit, usage bits Physical page number 10 mars 2004 ift

22 Mémoire segmentée Ce premier type est décrit aux pages de Heuring et Jordan Un registre contient le numéro de segment et les accès mémoire se font relativement è la base du segment (il peut y avoir plusieurs registres de segment, un pour le code, un pour les données, un pour la pile) Lorsque l accès est fait, le MMU prend l adresse et additionne l adresse de base du segment et vérifie que l adresse ne sort pas du segment (sinon un «bound exception» est généré). Il peut aussi y avoir une vérification des droits du processus par rapport au segment (écriture, lecture, exécution) Peut causer de la fragmentation externe: de la mémoire est perdue entre les segments. 10 mars 2004 ift

23 La segmentation Le but est de permettre au programmeur d accéder à des zones mémoires de tailles variables sans devoir gérer leur emplacement en mémoire physique. Mémoire à «2 dimensions» Le numéro du segment La position dans le segment 10 mars 2004 ift

24 Exemple de segmentation (1/2) 10 mars 2004 ift

25 Exemple de segmentation (2/2) 10 mars 2004 ift

26 Gestion de mémoire par segmentation Problème: Fragmentation externe Solution: Compaction périodique des segments dans la mémoire 0 0 Main memory Segment 5 Gap Segment 1 FFF Virtual memory addresses 0 Segment 6 Physical memory addresses Gap 0 Segment 9 0 Segment mars 2004 ift

27 Mémoire virtuelle segmentée Main memory Segment 5 Offset in segment Gap Segment 1 Virtual memory address from CPU Bounds error No + Segment base register Segment 6 Gap Segment 9 Segment 3 Segment limit register Plusieurs registres de base 10 mars 2004 ift

28 Exemple le Pentium Un système de segmentation Une table LDT par programme Une table globale GDT Un système de pagination Un répertoire de 2^10 entrées N tables de pages de 2^10 entrées chacune Chaque page fait 2^12 (4096) octets Lors d un accès mémoire : Le descripteur de segment est lu L adresse virtuelle en est déduite (avec le déplacement) L adresse physique en est déduite 10 mars 2004 ift

29 Le Pentium : Un registre de segment Chaque programme a accès à 2^14 segments: 2^13 qui lui sont propres 2^13 qui sont communs à tous les programmes Chaque segment dispose de certains privilèges d accès 10 mars 2004 ift

30 Le Pentium : un descripteur de segment Chaque descripteur de segment fait 64 bits (8 octets) Une table des descripteurs fait donc 8*2^13=65536 octets L adresse d un descripteur = INDEX*8 10 mars 2004 ift

31 Le Pentium : calcul de l adresse dans un segment Lors d un accès mémoire, le système vérifie si le déplacement est inférieur à LIMIT Si oui, l adresse (virtuelle) est calculée par addition du déplacement avec la base. 10 mars 2004 ift

32 Le Pentium : la mémoire virtuelle Un système à trois champs permet de diminuer la taille de la table des pages Un cache pour la conversion des adresses virtuelles en adresse physiques permet d accélérer les accès. 10 mars 2004 ift

33 Sommaire de l'opération de la hiérarchie CPU Cache Main memory Secondarymemory Virtual address Search TLB Search cache Search page table Page fault. Get page from secondary memory Y TLB Cache Y Y hit hit Page table hit Miss Miss Miss Update MM, cache, and page table Update cache from MM Generate physical address Generate physical address Return value from cache Update TLB 10 mars 2004 ift

34 PowerPC adresses virtuelles / physiques CPU génère des adresses logiques de 32 bits Élargies par le MMU à 52 bits d'adresse virtuelle (pour identifier le processus à qui le programme appartient); cette adresse virtuelle est ensuite traduite en une adresse physique de 32 bits. Différents modèles de PPC ont des configurations différentes de taille d'adresses virtuelle et physique, selon les applications visées 10 mars 2004 ift

35 Power PC MMU Seg # 4 4 Virtual pg # Word 12 Segments: Blocs de 256MB! Access control and misc. 24-bit virtual segment ID (VSID) UTLB 0 Set 1 Set Hit to CPU 32 Cache d 0 d bit physical page 40-bit virtual page.. Compare Compare Hit 40 Miss cache load Miss to page table search mux 20-bit physical address 10 mars 2004 ift