IFT Examen final

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Jean-Philippe Bélanger
il y a 6 ans
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1 Architecture des ordinateurs II Automne 2000 François-Raymond Boyer IFT Examen final Nom: Signature: Login: Code perm.: Directives: Durée de l examen : 3 heures. Toute documentation (papier) permise. Calculatrices permises. Répondre sur les feuilles mêmes du questionnaire. Le barème est indiqué entre parenthèses. (Total possible : 110) Attention: dans le questionnaire, B est utilisé pour «byte», alors qu en français on devrait utiliser O pour octet. (Comme dans les notes de cours) 1. (10 points) Les interruptions I1-I4 arrivent aux moments indiqués par le diagramme ci-dessous. Les routines de service durent toutes 4 unités de temps. Complétez le diagramme pour indiquer quelle routine sera en exécution à quel moment (les unités de temps correspondent aux lignes verticales). Les interruptions de priorité 4 sont plus prioritaires que celles de priorité 3, etc. Les routines permettent les interruptions imbriquées, en inhibant seulement les interruptions de priorité inférieure. La routine d interruption I2 inhibe toutes les interruptions pendant les deux premières unités de temps de son exécution (section critique) u I1 I2 I3 I4 I4 I2 I3 2. (6 points) Soit un disque tournant à 7200 RPM, avec une tête qui prend 15ms pour se déplacer entre le centre et le contour. Quel est le temps moyen d accès? Expliquez vos calculs. IFT1225 A00 Examen final (18 décembre) Page 1 de 5

2 3. Nous voulons des modules avec adresses entrelacées «n-way», où n n est pas nécessairement une puissance de deux. Le processeur donne une adresse A. a. (4 points) Quel est le numéro du module sélectionné? b. (4 points) Quelle est l adresse dans le module? c. (5 points) Pourquoi, en général, permet-on seulement un n puissance de deux? 4. Soit une mémoire cache associative par ensembles avec 2 ensembles de 2 lignes, chaque ligne ayant 4 octets. Au départ la cache est vide, puis on fait les accès suivants (R pour lecture, W pour écriture, avec l adresse à côté) : R4, R1, R5, R8, W2, W18, W3, R0, R8. La cache utilise la politique LRU et utilise le «write-back» et le «write allocate». Chaque accès est fait sur un octet à l adresse spécifiée. a. (12 points) Remplissez le tableau suivant. Écrivez le «tag» seulement lorsqu il change, mettez un point si la ligne est accédée et un x lorsqu elle est modifiée (par une écriture). Pour chaque accès indiquez si c est un succès, s il y a lecture et s il y a écriture en mémoire principale. R4 R1 R5 R8 W2 W18 W3 R1 R8 Hit : R/W / / / / / / / / / Set 0 Set 1 b. (3 points) Si l adresse mémoire est de 16 bits, comment est divisée cette adresse en Tag, Set et Byte? Tag : Set : Byte : c. (4 points) Combien y a-t-il d octets lus de la mémoire principale? d. (4 points) Combien y a-t-il d octets écrits en mémoire principale? e. (5 points) Pourquoi le nombre d accès mémoire est-il plus grand que s il n y avait pas de cache? IFT1225 A00 Examen final (18 décembre) Page 2 de 5

3 5. Soit la routine de traitement d interruption suivante, en assembleur SRC :.org 20h addi r30, r30, -8 ; Espace sur la pile pour sauver l'état st r0, 0(r30) la r0, int2 br r0 ; Branche à la routine de service pour l'interruption.org 1000h int2: st r1, 4(r30) svi r0, r1 een ; Permet les interruptions imbriquées st r0, 0FFFFF000h ; Sortie à l écran la r0, 0 st r0, 0FFFFF000h ; Vide le tampon ld r0, compteur addi r0, r0, 1 ; Incrémente le compteur st r0, compteur edi ; Inhibe les interruptions pour restaurer l état ld r0, 0(r30) ld r1, 4(r30) addi r30, r30, 8 rfi compteur:.dc 0 Cette routine affiche l information donnée par les interruptions de type 2 et compte ces interruptions. Pour les modifications, indiquez clairement, dans le code ci-dessus, où elles sont faites. a. (5 points) Dites ce qu il faut ajouter pour que cette routine permette qu il se produise une interruption d un autre type pendant son traitement, et que ça fonctionne. b. (8 points) En supposant que chaque instruction prend un cycle, et que l interface retient seulement le dernier caractère arrivé, dites ce qu il sera affiché dans les cas suivants. Pourquoi? Les caractères a, b et c arrivent à intervalles de 5 cycles : La même séquence arrive, mais on ne permet pas les interruptions imbriquées (on enlève le een du programme) : IFT1225 A00 Examen final (18 décembre) Page 3 de 5

4 c. (6 points) Le compteur fonctionne mal. Dites comment l arranger, tout en gardant la possibilité d interruptions imbriquées (le plus possible). 6. (6 points) Supposons que le temps pour accéder à un TLB est de 5ns et que le temps pour accéder à la mémoire est de 40ns. Sur un programme test, le taux de succès du TLB est 90%. Si la table de traduction d adresses est à deux niveaux, quel est le temps moyen pour traduire une adresse? 7. Communications (3 points par question) : a. Sur Internet (IP), peut-on envoyer des données comme si elles venaient d un autre IP? Comment / pourquoi? b. Par TCP/IP, peut-on communiquer comme si on était un autre (autre IP)? Comment / pourquoi? c. Corrigez le code selon SECDED impair. d. Est-ce que Ethernet est facilement routable (savoir qui peut s occuper d envoyer les paquets au bon endroit)? Pourquoi? IFT1225 A00 Examen final (18 décembre) Page 4 de 5

5 8. On a un processeur avec des mots 32 bits et des adresses logiques et virtuelles de 32 bits, mais calculant l adresse physique sur plus de bits. La mémoire est adressée en octets. Chaque entrée dans la table de page prend un mot, dont 4 bits servent aux droits d accès, tout le reste sert à la traduction d adresse. Les pages sont de 4KB. a. (3 points) Quelle est la taille de l espace d adresses virtuelles? b. (5 points) Quelle est la taille maximale de la mémoire physique? c. (8 points) Comment peut-on écrire un programme qui permet d accéder à plus de mémoire physique que la taille de la mémoire virtuelle? IFT1225 A00 Examen final (18 décembre) Page 5 de 5

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