TP 3: Circuit Mémoire

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1 Objectif: mise en œuvre d'un boîtier mémoire TP : Circuit Mémoire 1. Présentation du boîtier mémoire: le circuit mémoire étudié est une RAM du constructeur CYPRESS dont on peut trouver la documentation constructeur à l'adresse suivante: son brochage est le suivant: /CS1 CS2 WE /OE A RAM 8192 x 8 & G1 1 C2 [WRITE] & 1 EN [READ] A 0/8191 A12 D A, 2D, A. A0 à A12 pour les adresses (donc 2 1 = 8 K mots, exactement 8192). D0 à D7 pour les données ( ce sont des mots de 8 bits, des octets: 8 Ko). /WE signal d'écriture: L, ( 0) => write H,( 1) read (lecture). le CS est composé de 2 signaux, /CS1 et CS2 si /CS1 =1 OU CS2=0 alors circuit déconnecté (tri-état) il faut donc /CS1= 0 et CS2 =1. le signal /OE, permet de contrôler le triétat lorsque les CS sont validés : /OE=0 sorties validées, /OE=1 tri-état. /WE est prioritaire sur OE (écriture prioritaire) A noter l'appellation VSS pour le 0V de l'alimentation. IUT1 GRENOBLE RT Architecture des Systèmes Informatiques TP 2014/2015 p.1/5

2 1.2 Principe de la mise en œuvre: (ne rien câbler pour le moment!) But : écrire et relire dans la mémoire RAM L'utilisation proposée est la suivante:. utiliser seulement bits d'adresse (A0 à A2, par exemple) pour garantir un bon fonctionnement il peut être nécessaire de ne pas laisser les autres bits d'adresse non connectés, essayez!. utiliser seulement bits de données. comme c'est le seul circuit, il sera toujours validé:. le CS est toujours actif: /CS1 à 0 CS2 à 1. OE est toujours actif: /OE à 0. WE permet alors de passer du mode écriture au mode lecture /WE = 0 écriture /WE = 1 lecture 1. Principe lecture / écriture (il ne faut toujours rien câbler) si on veut pouvoir utiliser le boîtier pour écrire dans ses registres et lire ensuite les données inscrites: il faut que les broches de données de ce circuit soient par moment: des entrées: mode écriture broches reliées à des interrupteurs des sorties: mode lecture broches reliées à des les ne posent jamais de problème (elles n imposent jamais de tensions) mais en mode lecture les interrupteurs doivent être déconnectés car sinon il y a conflit avec les sorties du circuit. Pour pouvoir valider ou non cette liaison entre les broches de données du circuit RAM et les interrupteurs on utilise le circuit 74LS244 qui contient des fonctions OUI tri-état: GND : 10 Vcc : 20 On veut donc pouvoir se trouver dans une des situations suivantes: IUT1 GRENOBLE RT Architecture des Systèmes Informatiques TP 2014/2015 p.2/5

3 Ecriture : adresses EN R/W données mode écriture: le circuit tri état est validé et l'état des interrupteurs se retrouvent en sortie du circuit 74LS244, donc relié à la RAM: il faut que la RAM soit en écriture les s'éclairent en fonction des inters de données Si on modifie les données on modifie le contenu de la case mémoire adressée. Si on modifie les adresses, pour des données stables, on écrit dans les différentes adresses les mêmes données. Lecture : RAM Buffer tri 74LS244 mode lecture: la RAM est en mode lecture, elle impose les valeurs contenues dans le registre adressé sur les broches de données, Le buffer tri état 74LS244 est inactivé pour couper la liaison entre les interrupteurs et la RAM. Les s'éclairent en fonction du contenu de la mémoire Les interrupteurs de données sont sans effet. Ceux des adresses permettent de visualiser les contenus des différentes cases mémoires adressées. IUT1 GRENOBLE RT Architecture des Systèmes Informatiques TP 2014/2015 p./5

4 1.4 Préparation du câblage : Le schéma de principe du câblage complet est le suivant inters adresses Signal R/W 1 inter 74LS244 /EN /WE RAM données interupteurs Buffer tri état Les adresses sont au format bits et sont commandées par des interrupteurs. De même pour les données, bits, à l'entrée du 74LS244. C'est le signal de lecture/écriture, R/W, qui contrôle en même temps: le sens des données pour le boîtier RAM (lecture ou écriture) la validation ou non de la connexion avec les interrupteurs. concrètement: /WE sera directement relié à /EN et l'ensemble à un interrupteur (R/W) /CS1 à 0V CS2 à 5V /OE à 0V on peut choisir indifféremment les bits utilisés du bus d'adresse mais A0, A1 et A2 est un choix classique. De même pour le bus de données: D0 à D2 est la solution «à priori». Avant de câbler: Faire un schéma complet avec les connections et les numéros de broches des circuits (il faut relire le texte précédent et prendre en compte les informations données). Faire valider le schéma par un enseignant avant de câbler. 1.5 Câblage et essai : Pour écrire dans la RAM utilisez la procédure suivante : 1.. Mode lecture : R/W=1 (pour ne pas écrire pendant le choix de l adresse et de la donnée). Choix de l adresse d écriture (inters d adresse). Choix de la donnée à écrire (inters données) 2.. Mode écriture : R/W= 0 pour écrire la donnée à l adresse choisie Recommencer cette boucle autant de fois que nécessaire pour écrire dans plusieurs cases mémoires. IUT1 GRENOBLE RT Architecture des Systèmes Informatiques TP 2014/2015 p.4/5

5 Il faut bien veiller à changer d adresse seulement en mode lecture, car un tel changement en mode écriture provoque l écriture dans toutes les adresses intermédiaires générées lors des commutations des bits d adresse. Faire une écriture dans plusieurs cases mémoires en repérant leur adresse et leur contenu, puis vérifier le contenu des cases. 1.6 Utilisation d un compteur pour générer les adresses : Utiliser un compteur 4520 pour générer les adresses successives. data EN Le 4520 contient 2 compteurs indépendants. A noter que chaque compteur dispose de 2 signaux d entrées d horloge : ils permettent d avoir un signal d horloge et un signal de validation de l horloge. Selon le choix effectué le front actif est montant ou descendant. Par exemple, si on place CP1 à 5V les fronts montants sur CP0 sont actifs On peut aussi mettre CP0 à 0 et avoir des fronts actifs descendants sur CP1. Remplacer les inters d adresse par les sorties du compteur et contrôler celui-ci par son signal d horloge connecté à un Bouton Poussoir (visualiser l adresse sur des ). Les entrées MR sont des reset il faut mettre ce signal à 0 pour que le compteur fonctionne normalement. Exercice d'assimilation: Donner la table de vérité réduite présentant le fonctionnement de la RAM en utilisant en entrée les signaux WE, les CS et OE CS2 /CS1 /WE /OE Fonction x 1 x X 0 x x X X Indiquer les cases mémoires adressées si on connecte les interrupteurs d'adresse aux entrées A, A2 et A1 au lieu de A2, A1 et A0 (donc avec A0 à 0). IUT1 GRENOBLE RT Architecture des Systèmes Informatiques TP 2014/2015 p.5/5