TD1 PRISE EN MAIN DU FLOT DE CONCEPTION

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1 TD1 PRISE EN MAIN DU FLOT DE CONCEPTION Quartus II Objectif : L objectif de ce TD est de prendre en main les outils de conception Quartus. Vous allez apprendre dans ce TD un flow de conception de type top-down, c'est-à-dire de la spécification à la synthèse de composants décrits en VHDL, en passant par la simulation. Le TD est divisé en deux parties, la première porte sur les outils et la carte FPGA, tandis que la deuxième partie, porte sur des exercices d application. Partie I. Prise en main de Quartus II I. Conception d un nouveau Projet Généralement, un système électronique est composé de plusieurs composants. Chaque composant est décrit, compilé et simulé indépendamment des autres avant d être relié aux autres. Pour cela, il est nécessaire de créer un projet. a. Lancer Quartus II dans le menu Démarrer\Altera\Quartus II. La fenêtre suivante apparaît: Figure 1: Quartus II

2 b. Allez dans le menu File et lancer New Project Wizard. Cet assistant va vous guidez pas à pas pour créer votre projet. Sous Quartus II, les projets sont liés à des cibles matérielles (FPGA ou CPLD). La principale raison provient du fait que les simulations sont post-synthèse par défaut, c'est-à-dire qu elles prennent en compte les temps de propagation à l intérieur du circuit. c. Vous allez créer un répertoire IUT_FPGA sur la racine de votre compte et vous nommerez votre premier projet, TD1. La famille de FPGA que vous sélectionnerez sera la famille Cyclone III, EP3C16F484. Les autres options seront celles par défaut. Une fois terminé, appuyer sur Finish. d. Vous pouvez alors observer dans la fenêtre Project Navigator la composition de votre projet (entité de haut niveau et circuit utilisé). Figure 2 : Navigateur de projet II. Edition et compilation Une fois le projet créé, il est possible d y insérer plusieurs fichiers de description de composants : des descriptions structurelles à l aide de fichier BDF (Block Diagram File) ou des descriptions dataflow ou comportementales à l aide de fichier VHDL, AHDL ou Verilog. a. Description Dataflow i. Sélectionner dans le menu File, la commande New. La fenêtre suivante apparaît.

3 Figure 3 : Sélection du type de fichiers de descriptions ii. Une fenêtre, éditeur de fichier Vhd1.vhd apparaît. Avant de commencer à écrire votre code, enregistré le fichier. Attention le nom du fichier correspond au nom que vous donnerez à votre entité. iii. Ecrivez le code VHDL d une porte NAND. 1. Le nom de l entity sera Porte_NAND et le fichier sera enregistré avec le même nom que l entity (Porte_NAND.vhd). Une fois enregistré le fichier de description apparaît dans le projet navigator Figure 4 : Description dataflow

4 b. Description structurelle i. Dans le menu File\New, sélectionner Block Diagram/Schematic File. Une fenêtre vierge apparaît. Enregistrer votre fichier sous le nom Porte_NAND_SCHEME.vhd ii. Quartus II vous offre toute une librairie de composant décrit en VHDL que vous pouvez vous servir. Pour cela, appuyer sur le bouton Symbol Tool matérialisé par le symbole d une porte ET. iii. Une nouvelle fenêtre apparaît. Prenez le composant porte NAND (nand2) et intégré le sur votre feuille vierge. Figure 5 : Bibliothèque des composants Afin de pouvoir être simulé, il est alors nécessaire d adjoindre à la bascule des entrées/sorties physiques. iv. Pour cela, sélectionner dans la fenêtre symbole, les composants input et output. Reliez les entrées/sorties du composant avec des fils (signaux 1 bit correspond au bouton «wire»). Enregistrer votre fichier.

5 Figure 6 : Description structurelle c. Compilation Avant de simuler un circuit, il est nécessaire de vérifier qu il ne comporte pas d erreur de conception. Pour cela nous allons le compiler. Si votre projet comporte plusieurs descriptions, le compilateur par défaut synthétisera l entité de haut niveau, celle qui correspond à la description de tout le système. i. Dans l onglet Files du Project Navigator sélectionner le fichier que vous voulez compiler. Appuyer sur le clic droit de la souris et sélectionner Set as Top-Level Entity. En réalisant cette opération le compilateur ne synthétisera que ce composant.

6 Figure 7 : Définition de l'entité de haut niveau ii. Aller dans le menu Processing et appuyer sur Start Compliation. A la fin du processus, une fenêtre type rapport de synthèse et placement routage apparaît, vous donnant les éléments de l implémentation matérielle. Figure 8 : rapport de compilation

7 III. Simulation Cette étape consiste à vérifier le comportement du composant crée. Attention, cette étape nécessite d avoir compiler au préalablement les descriptions de circuit. Le simulateur permet de vérifier les comportements temporels et fonctionnels de descriptions dataflow, structurelles et comportementales. a. Dans le menu File\New, sélectionner l onglet Other files et University Program VWF. Ce fichier permet de décrire visuellement le testbench que vous allez utiliser pour tester votre circuit. Ce fichier permet de lancer le simulateur Modelsim en tâche de fond. b. Enregistrez le fichier sous Bench_nom du composant. Par exemple pour la basculed, le nom du test bench sera Bench_Porte_NAND.vwf. i. Le fichier de simulation est divisé en deux parties. Une colonne pour le les broches d entrées / sorties du composants et une zone graphique munie d une échelle temporelle. Dans la colonne Name, à l aide d un clic droit de la souris, lancez la commande Insert a node or bus, puis l outil Node Finder. Cet outil permet de récupérer les noms des entrées/sorties du composant que vous avez créé. ii. Sélectionner les signaux, A, B et S. et terminer l opération. iii. A et B sont des entrées. Nous pouvons leur affecter des valeurs manuellement ou utiliser des stimulis prédéfinis. La barre d outils Waveform Editor prédéfini plusieurs types de signaux (High, Low, Overwrite Clock, etc.). Afin de couvrir l ensemble des combinaisons de A et B, vous pré-positionnerez les valeurs des entrées comme sur la figure ci-dessous. iv. Nous allons simuler le comportement du circuit avec le test_bench que vous venez de réaliser. Pour cela, réglez les paramètres de simulation et lancez la simulation. Vérifiez le résultat obtenu.

8 IV. Programmation de la carte Figure 9 : Résultat de simulation Une fois la conception du système terminé et dans le cas ou le comportement en simulation respecte les spécifications du cahier des charges, Quartus II permet de programmer une carte pour vérifier le système sur un circuit. Il est important dans un premier temps de relier les entrées / sorties de votre description aux entrées / sorties du circuit FPGA. A l aide de du manuel de la carte Cyclone III, déterminer quelles sont les ressources que vous voulez utiliser (boutons, switch, led, etc ). Pour l exemple de la porte NAND nous utiliserons pour les entrées, les switch SW0 et SW1. Le résultat (sortie S) sera connecté directement à la ledg7. Pour affecter une entrée / sortie d une description VHDL à une entrée / sortie physique, dans le menu Assignments sélectionnez Pin planner. Après assignation des entrées/sorties, recompilez votre circuit pour que les modifications soient prises en compte. Après les opérations de synthèse et de placement / routage, un fichier de programmation du circuit avec l extension.sof Pour cela, dans le menu Tools, sélectionner Programmer.

9 En fonction des switch SW0 et SW1 vérifier le comportement de la porte NAND décrite en VHDL au moyen de la LedG7. Partie II. Applications Maintenant que vous maîtrisez l environnement de développement, c est à vous de jouer! Exercice n 1 contrôle des leds On désire connecter les 10 interrupteurs aux 10 leds de la carte. Nous allons utiliser les instructions VHDL d assignation inconditionnelle. LED(0)<=SW(0) ; LED(1)<=SW(1) ; LED(9)<=SW(9) ; Le code VHDL est donné ci-dessous : LIBRARY ieee; USE ieee.std logic 1164.all; ENTITY switchled IS PORT ( SW : IN STD_LOGIC_VECTOR(7 DOWNTO 0); LED : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) --attention la dernière déclaration n a pas de point virgule à la fin ); END switchled; ARCHITECTURE Behavior OF switchled IS BEGIN

10 LED <= SW; END Behavior 1. Créer un nouveau projet LAB1 2. Créer un nouveau fichier VHD que vous nommerez switchled.vhd, recopier le code donné, compiler et créer un symbole. 3. Créer un fichier LAB1.bdf et inclure le symbole switchled. 4. A partir du datasheet de la carte (voir page 24 et 25 du fichier DE0_reference_manual.pdf), assigner les broches d entrée/sortie. 5. Tester sur la carte. Exercice n 2 multiplexeur 8 bits 2->1 On veut réaliser le multiplexeur 8bits 2->1 (figure 1) en VHDL. Vous utiliserez le switch SW9 pour la commande s, les switch 0 à 7 pour l entrée X et la valeur constante pour Y. LIBRARY ieee; USE ieee.std logic 1164.all; Figure 8 : Multiplexeur 8 bits 2->1 ENTITY mux21 IS PORT ( X : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y : IN STD_LOGIC_VECTOR(7 DOWNTO 0); s : IN STD_LOGIC; LED : OUT STD LOGIC_VECTOR(7 DOWNTO 0) ); END mux21; ARCHITECTURE Behavior OF mux21 IS BEGIN LED<= X when s= 0 else Y ; END Behavior 1. Créer un nouveau fichier VHD que vous nommerez mux21.vhd, recopier le code donné, compiler et créer un symbole. 2. A partir du datasheet de la carte (voir page 24 et 25 du fichier DE0_reference_manual.pdf), assigner les broches d entrée/sortie. 3. Tester sur la carte.

11 Exercice n 3 Décodeur binaire 7 segments On veut réaliser un décodeur binaire 7 segments qui affichent les caractères H, E, L et O en fonction des commandes c2, c1 et c0. 1. Déterminer les équations des segments a, b, c, d, e, f et g en fonction des commandes c2, c1 et c0 2. Créer un fichier VHD, helo.vhd et compléter le code donné ci-dessous. 3. Créer un symbole helo. 4. Les commandes c2, c1 et c0 seront respectivement les switch SW2, SW1 et SW0. 5. Programmer et tester. LIBRARY ieee; USE ieee.std logic 1164.all; ENTITY helo IS PORT ( c2 : IN STD_LOGIC; c1 : IN STD_LOGIC; c0 : IN STD_LOGIC; END; a : OUT STD_LOGIC ; b : OUT STD_LOGIC ; c : OUT STD_LOGIC ; d : OUT STD_LOGIC ; e : OUT STD_LOGIC ; f : OUT STD_LOGIC ; g : OUT STD_LOGIC ); ARCHITECTURE Behavior OF helo IS BEGIN a<= --à compléter; b<= --à compléter; c<= --à compléter; d<= --à compléter; e<= --à compléter; f<= --à compléter; g<= --à compléter; END Behavior

12 Exercice n 4 Message sur 4 afficheurs 7 segments On veut afficher sur 4 afficheurs (HEX0, HEX1, HEX2 et HEX3 cf. DE0_ref_manual), le message HELO. Pour cela, nous allons concevoir un contrôleur spécifique ayant une commande c sur 2 bits et dont les sorties (a2, a1, a0, b2, b1, b0, c2, c1, c0, d2, d1, d0) seront connectées aux entrées du décodeur définit dans l exercice 3. La table de vérité du contrôleur est donnée ci-dessous. c1 c0 a2 a1 a0 b2 b1 b0 c2 c1 c0 d2 d1 d Déterminer les équations du controleur 2. Créer un fichier VHD, controleur.vhd et écrire le code VHDL. 3. Créer un symbole pour le controleur et connecter les sorties aux entrées de quatre blocs helo. 4. Les commandes c1 et c0 seront respectivement les switch SW1 et SW0. 5. Programmer et tester.