Yves Durand CEA-Leti Journées SEmba 4&5 Avril 2013

Transcription

1 les technologies de mémoire résistives dans les systèmes de demain : perspectives et derniers verrous Yves Durand CEA-Leti Journées SEmba 4&5 Avril 2013

2 De quoi s agit-il? Résultat d une réflexion à plusieurs Julien Mottin, Michel Harrand, Mickaël Cartron, Olivier Thomas, Rodolphe Héliot, Yves Durand Le sujet: comment réduire le goulot d étranglement entre processeur et mémoire? La solution ne se réduit pas aux nouvelles technologies de mémoire, mais c est le chemin le plus évident journées SEmba Yves Durand 2

3 Le «mur du débit» a 20 ans Objectif: nourrir le(s) processeur(s) px64b / 1 ns 64 kb 64b / 10 ns 4 MB nx8b / 50 ns 4-16 GB Proc Proc Proc L1 L1 L1 L2/Lx MEM CTRL DRAM 1 ms 1 TB HDD Fla sh journées SEmba Yves Durand 3

4 comment améliorer l efficacité des accès mémoire? Augmenter la taille des caches Augmenter le débit dans l interconnexion Spécialiser les accès pour gagner de la bande passante Unifier mémoire de stockage & mémoire de travail journées SEmba Yves Durand 4

5 Pourquoi les dram coincent Bit Line Word Line Source: M.Harrand + internet (?) journées SEmba Yves Durand 5

6 Nouvelles technologies de mémoires 1/2 Memories Volatile Non-volatile Charge storage Resistance switching DRAM, SRAM EEPROM, Flash MRAM, PCM, RRAM

7 Opportunités technologiques densité Flash NAND DRAM Nouvelles technologies mémoires performance Denses Rapide Adressables par byte Non volatiles (raisonnablement) matures Endurance modérée

8 Petit bestiaire des RAMs (très partiel) PCRAM Phase change RAM: le verre de chalcogénure bascule entre l état amorphe et cristallin quand on le chauffe MRAM Mémoire magnétique À Grenoble : SPINTEC -> CROCUS CBRAM Conductive bridging RAM: conductivité assurée par la dissolution d ions metalliques entre 2 électrodes ALTIS (Corbeil-Essone) OxRAM Oxide-based resistive memory ST journées SEmba Yves Durand 8

9 Resistive RAM de type OxRAM Structure simple (MIM) Non volatile compatible avec le process CMOS Integration dans le «Back-End» Pas d impact sur le Front-End Question du Cycle de rodage (forming): demande plus d énergie que les cycles suivants Metal Buffer layer Trans. Met. Ox Metal Anode TIN, Pt TI TiOx, Ta 2 O 5, HfO 2 TIN, Pt Cathode D-H. Kwon et al. Nature Nanotechnology,

10 Topologie crosspoint 1T1R versus crosspoint An 8Mb Multi-Layered Cross-Point ReRAM Macro with 443MB/s Write Throughput. Kawahara, A. et (Panasonic) ISSCC2012. p journées SEmba Yves Durand 10

11 Nouvelles technologies de mémoires : synthèse. DRAM FLASH MRAM PRAM RRAM Nand STT PCRAM OxRAM CBRAM CMOS logic FE FE BE BE integration BE integration BE integration compatibility modification modification modification Scalability 32nm 15nm 20-30nm nm 10 nm nm Density 4-6f 2 4f 2 10x(2f) 2 4-6f 2 4-6f 2 4-6f 2 Write voltage V NOM >10V 1V 3-5V V V Write time 50ns 0.1ms 20ns ns 10-50ns 20-50ns Write energy 90fJ/bit ~2.5pJ/bit 20pJ/bit fJ/bit fJ/bit Endurance 1E +16 1E E E +9 1E E +5-6 Maturity BE integration BE integration BE integration BE integration Density Density Pro s Endurance Density Speed Density Comp w/ logic Comp w/ logic Endurance Consumption Consumption Con s Scalability Volatility Endurance Speed Write voltage Technology node gap Dynamc pow. Forming step Variability Endurance Speed Variability journées SEmba Yves Durand 11

12 État de l art focalisé sur l usage des RRAMs & MRAMs Cache L2/L3 En MRAM (3D, Penn U. 2008), En PCM (Penn.U. 2010) Hybride SRAM/MRAM (Penn.U +IBM, 2009), SRAM/PCRAM (CMU 2012), etc. Mémoire principale Surtout hybride SRAM+MRAM (U.Texas+IBM 2002!), DRAM+PCM (2009 IBM) Mémoires non volatiles pour créer des systèmes de stockages + efficaces, Des systèmes + fiables (confinement / recouvrement des erreurs) Tous ces travaux sont validés par simulation Coté réalisation: des mémoires indépendantes PCM (ISCC 2012), des macros CBRAM/OxRAM en test chips (ISSCC 2012) mais 32Gb RRAM à l ISSCC2013

13 Revoir l architecture 1/3 L2/Lx MC Revoir les paramètres «classiques» du dimensionnement Structure & taille des caches Nombre de canaux / contrôleur Regroupement des écritures, Nombre, largeur de bancs DACLE Division January

14 Repenser l architecture 2/3 repenser le contrôleur avec une logique «in memory» Nbre de contrôleurs (dans un manycore) Organisation des buffers (moins large) => associativité Gestion des écritures: Accès partiels aux lignes de caches, écritures partielles Accès «stridés» (cache L1 à revoir) Exemple d architecture hybride, protocole en «split transactions»

15 Repenser l architecture 3/3 Accès vers le stockage de masse sur le bus mémoire Simplifier le FS en utilisant l accès direct directement sur le bus mémoire Éliminer le buffer cache en DRAM Tout en gardant les bonnes propriétés d atomicité et d ordre!! À différencier des mécanismes d accélération de la recherche indexée est-ce crédible? Impact software à investiguer

16 Techniques de gestion du vieillissement 4 clefs 1. Réduction du nombre d écritures Écriture uniquement des bits qui changent Regroupement des écritures par write-buffer et/ou cache en amont 2. Répartition plus uniforme de l usure (Wear-leveling) «row-shifting» «Segment swapping» 3. Redondance ECC (cf LFSE sur MRAM) : moins efficace pour le vieillissement des PCM et ReRAM? Bit redondant par mot Pages pour les spare byte 4. Sécurité Protection de la mémoire contre attaque systématique «Segment-swapping» utilisant une clé générée aléatoirement

17 Impact sur l OS Pagination, granularité des pages La contrainte «physique» disparait, la taille des pages devient uniquement fonctionnelle (protection, etc.) Mémoire virtuelle, Espace unifiable Ici également, plus obligatoire Processus de boot Gestion des erreurs À revoir complètement File system

18 Verrous technologiques Gestion de l endurance «Wear leveling» Sujet chaud, couvert surtout pour les PRAM Gestion de la variabilité Processus de «forming» de la OxRAM/CBRAM Variabilité forte Ron/Roff + complexe que sur le process CMOS. Calibration au «preconditionning» Sujet vierge Refonte des OS Sujet à ne pas négliger

19 En résumé Chaud: valoriser les nouvelles technologies mémoire 1. Intégrable tout de suite comme nvram dans les objets communicants 2. Gestion du vieillissement à traiter sérieusement 3. Utilisation possible «immédiate» pour la performance & le calcul 4. Prometteur, à approfondir: adressage par contenu, accès database, stockage de masse

20 Merci à Olivier Thomas & Michel Harrand pour leur contribution journées SEmba Yves Durand 20

21 Processor CORE L1 CORE L1 Latency ~1xCK Capacity~32-64kB esram (>140F²) CORE CORE L1 L2/Lx L1 Latency ~10xCK Capacity ~4MB esram/edram (140F²/8F²) Main memory Latency ~25-50xCK Capacity ~4-16GB DRAM (6-8F²) HDD/SSD Latency ~1,000,000xCK Capacity >TB Disk/FLASH journées SEmba Yves Durand 22

22 PCM journées SEmba Yves Durand 23

23 MRAM journées SEmba Yves Durand 24

24 Zoom sur l endurance Hypothèse: mémoire de 100ns de temps de cycle acceptant 10 8 cycles d écriture Si la même adresse est écrite au maximum de la vitesse durée de vie de 10 8 x 100ns = 10s! Si accès répartis uniformément sur 1M mots de 64b (8MB), et 2 lectures pour 1 écriture durée de vie de 10s x x 3 = 1an Avec des techniques design et système Réduction du nombre d écritures Re-mapping régulier des pages écrites fréquemment Redondance on peut faire durer 10ans en utilisation mémoire de travail / remplacement DRAM Possibilité de l extension à un cache Lx à vérifier mais probable

25 Latences d accès comparées Scalable High Performance Main Memory System Using Phase-Change Memory Technology» M.K. Qureshi & al ISCA 09, 2009 Emerging NVM Memory Technologies» Yuan Xie web.engr.oregonstate.edu/~sllu/xie.pdf