Plan du cours. 1 Histoire de l ordinateur. 3 Représentation interne des informations. 4 Encodage de l information. 5 Circuits logiques

Transcription

1 Plan du cours 1 Histoire de l ordinateur 2 Présentation générale 3 Représentation interne des informations 4 Encodage de l information 5 Circuits logiques 6 Composants électroniques 7 Mémoires 8 Unité centrale de traitement 9 Superordinateurs et microprocesseurs 10 Entrées / sorties 11 Assembleur 12 Introduction au langage MIPS Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

2 Schéma général de l ordinateur L unité centrale de traitement dans l architecture de Von Principe de fonctionnement Neumann unités d entrée/sortie L unité centrale de traitement ou nées processeur depuis un périphérique central dans (CPU) la est l élément moteur de l ordinateur qui interprète et exécute les instructions du programme de la mémoire du programme. ruction et passage Cerveau à l UAL pour et coeur de l ordinateur! vec éventuellement Se compose appel à lade 2 unités séparées. Intimement associé à la mémoire... registres unité centrale de traitement unité de contrôle ou ou unité de commande unité arithmétique et logique ou unité de traitement ou unité de calcul mémoire centrale ou principale Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

3 Unité centrale de traitement (CPU) Unité de commande Dirige le fonctionnement des autres unités : UAL, mémoire, E/S Prends les instructions en mémoire, les décode et les passe à l UAL en fonction des cycles horloges. Unité Arithmétique et Logique (UAL) Réalise effectivement les opérations arithmétiques (+,-,*,/) et logiques (NOT, AND, OR, XOR). Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

4 Interconnexion des unités d un ordinateur Bus Système de câblage transportant des signaux électriques qui interconnecte les unités de l ordinateur. Transmet des signaux correspondant à trois type d information : adresses, données et commandes. Architectures à bus unique (e.g., microordinateur) Architectures à bus spécialisés Au maximum 2 unités peuvent utiliser un bus en même temps ( attente) Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

5 Unité de commande Unité de commande Ensemble des dispositifs coordonnant le fonctionnement de l ordinateur afin de lui faire exécuter la suite d opérations spécifiées dans les instructions du programme Compteur ordinal (CO) : registre contenant l adresse en mémoire où est stocker l instruction à chercher ; Registre d instruction (RI) : reçoit l instruction (opération + opérande) qui doit être exécutée ; Décodeur : détermine qu elle opération doit être effectuée, parmi toutes les opérations possibles ; Séquenceur : génère les signaux de commande Horloge : émet des impulsions électroniques régulières, synchronisant ainsi toutes les actions du CPU. Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

6 Schéma général du fonctionnement du CPU Mémoire centrale Dispositif de sélection d adresse Bus adresse opérande RA RM résultats Horloge CO RI Unité de commande Décodeur Séquenceur de commandes Registre d état opérandes Unité de calcul résultats opérandes Unité arithmétique et logique Registres Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

7 Cycle de recherche d une instruction 1 Transfert de l adresse de la nouvelle instruction du CO RA. 2 Impulsion en lecture générée par l unité de contrôle transfert de l instruction dans le RM. 3 Transfert de l instruction (= code opération + adresse opérande) du RM RI. RA 1 Mémoire centrale CO 5 2 RM 3 RI 4 Décodeur 4 Code opération décodeur (détermine le type d opération) séquenceur Adresse opérande RA Horloge 4 Séquenceur 5 CO :=CO+1 Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

8 Cycle d exécution d une instruction L opération spécifiée durant le cycle de recherche est ensuite effectuée par l UAL. La séquence exacte des actions coordonnées par le séquenceur dépendra de l opération : 1 Le séquenceur envoie les signaux de commande pour lire l opérande à l adresse déjà stockée dans le RA, et le stocke dans le RM. 2 Transfert du contenu du RM UAL. Pour certaines opérations : RM ACC (avant l exécution de l opération) ACC RM (après exécution, mémorisation du résultat) RM CO (instruction de branchement) 3 exécution de l opération sous contrôle du séquenceur. RA Mémoire centrale Unité de commande 1 Séquenceur RM 2 UAL ACC 3 Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

9 Séquenceur Génère les signaux de commande nécessaires pour actionner et contrôler les unités participant à l exécution d une instruction donnée. Tiens compte des temps de réponse des circuits sollicités Peut être réalisé de 2 façons : câblé ou microprogrammé Séquenceur câblé Circuit séquentiel complexe qui fait correspondre à chaque instruction exécutable un sous-circuit capable de commander son déroulement. Le sous-circuit approprié est activé par un signal provenant du décodeur. Séquenceur micro-programmé Suite de microinstructions (pour chaque opération correspond un microprogramme) stockées dans une mémoire de microprogrammation (très rapide et séquentielle e.g., ROM ou EEPROM). Code opération adresse de la 1ère microinstruction ; Ce microprogramme génère une suite de signaux de commande équivalents à celle produite par un séquenceur câblé. Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

10 Séquenceur câblé ou microprogrammé code mapping ROM CO micro décodeur séquenceur cablé Mémoire de micro programmation MEM micro instruction signaux UAL Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

11 Séquenceur câblé vs. microprogrammé Micro-programmé souplesse et simplicité de conception. Micro-programmé un peu plus lent qu un séquenceur câblé. La plupart des processeurs moderne utilisent la micro-programmation. Normalement le niveau de micro-programmation n est pas accessible au programmeur. Changer les microprogrammes machines à architecture reconfigurable. Il peut exister également un niveau de nano-programmation. Toujours possible de remplacer un circuit logique par un microprogramme. Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

12 Exemple d équivalence entre circuits logiques et microprogrammes Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

13 Niveaux de programmation Langage Ensemble d instructions et de règles syntaxiques permettant l écriture de code source (i.e., programme). Le programmeur a le choix entre différents langages (assembleur, Ada, Java, C, etc.) ; La machine ne comprends que le langage machine! Traduire le code source code machine Utilisation de programme traducteur : assembleur, compilateur et interpréteur. Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

14 Structure des instructions niveau machine Les ordinateurs sont capables de faire un certain nombre d opérations simples. Par exemples : additionner 2 nombres ; tester le signe d une valeur numérique ; copier le contenu d un registre à un autre ; stocker en mémoire un résultat : Instruction Une instruction doit fournir au CPU toutes les informations pour déclencher une opération : Code opération ; Adresses : opérande(s) + résultat + instruction suivante. Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

15 Comment optimiser les instructions? En économisant des champs adresses! On peut se passer de l adresse de l instruction suivante si le CO est incrémenté à chaque étape (i.e., exécution séquentielle seulement) ; On peut se passer de l adresse du résultat si l on admet qu il peut être mémorisé à la place de l opérande ; On peut aussi se passer d une 2ième adresse opérande si on utilise lors de l instruction précédente un registre spécial i.e., accumulateur (ACC) pour stocker le résultat de l opération précédente ; On peut se passer de toutes les adresses si on utilise une pile LIFO (Last In First Out). Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

16 Exemple de programmation avec une adresse A = B (C + D E F /G) 1. LOAD F (LOAD=charger dans l accumulateur) 2. DIV G (DIV=diviser le contenu de l accumulateur) 3. STA T1 (STA=ranger le contenu de l accumulateur) 4. LOAD D 5. MPY E (MPY=multiplier le contenu de l accumulateur) 6. ADD C (ADD=ajouter le contenu de l accumulateur) 7. SUB T1 (SUB=soustraire du contenu de l accumulateur) 8. MPY B 9. STA A Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

17 Exemple de programmation avec une pile 2 instructions seulement ont une adresse : LOAD = empiler le contenu de l adresse dans la pile, STA = dépiler et stocker dans l adresse. 1. LOAD B PILE={B} 2. LOAD C PILE={B ;C} 3. LOAD D PILE={B ;C ;D} 4. LOAD E PILE={B ;C ;D ;E} 5. MPY PILE={B ;C ;D*E} 6. ADD PILE={B ;C+(D*E)} 7. LOAD F PILE={B ;C+(D*E) ;F} 8. LOAD G PILE={B ;C+(D*E) ;F ;G} 9. DIV PILE={B ;C+(D*E) ;F/G} 10. SUB PILE={B ;C+(D*E)-(F/G)} 11. MPY PILE={B*(C+(D*E)-(F/G))} 12. STA A PILE={} Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

18 Jeu d instructions (1/2) Le nombre d instructions d une machine varie typiquement entre 50 et écoles s affrontent. Architectures RISC (Reduced Instruction Set Computer) Préconisent un petit nombre d instructions élémentaires dans un format fixe, faciles à réaliser dans le matériel et d exécution rapide (i.e., une instruction par cycle machine). séquenceur câblé ; limiter les accès mémoires ; très bon compilateur. Architectures CISC (Complex Instruction Set Computer) Jeux d instructions très riches de taille variable avec des instruction composées (e.g., racine carré, multiplication de flottants en double précision) séquenceur microprogramme ; Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

19 Jeu d instructions (2/2) Transfert de données : mémoire registre ou registre registre (LOAD, MOV, STA, etc.) ; Opérations arithmétiques (4 opérations en virgule fixe ou flottante et en simple ou multiple précision) ; Opérations logiques (AND, OR, NOT, XOR, etc.) ; Contrôle de séquence (branchements impératifs et conditionnels, boucles, appel de procédure, etc) ; Entrées/sorties (READ, WRITE, PRINT, etc.) ; Manipulations diverses (décalages, conversion de format, incrementation de registre, etc.). Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

20 Registres du CPU (1/2) Nous avons déjà mentionné : Compteur Ordinal (CO) - adresse de la prochaine exécution - log 2 (nbre de mot) ; Registre Instruction (RI) - instruction en cours d exécution - taille d un mot ; Accumulateur (ACC) - contient un des opérandes avant l exécution et le résultat après - 2 taille d un mot ; Existe également : Registres généraux (ou banalisés) - informations fréquemment utilisées, résultats intermédiaires ; Registres d indices (XR) - addition d un indice pour obtenir une adresse (i.e., adressage indexé). Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

21 Registres du CPU (2/2) Registres de base - addition d une adresse de référence pour obtenir une adresse ; Registre d état (PSW) - indique l état d une condition particulière dans le CPU (drapeaux) e.g., retenue, dépassement, etc ; Pointeur de pile (SP) - simule une pile en mémoire centrale (indique l adresse correspondant au sommet de la pile) ; Registres spécialisés - spécialisés pour une opération particulière e.g., décalage, opérations arithmétiques sur des flottants ; Registres banalisés - utilisés pour diverses opérations telles que le stockage de résultats intermédiaires (variables). Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

22 Adressage des opérandes Il existe plusieurs méthodes pour adresser les opérandes (indiquer dans l instruction elle mémé) : Direct - Le champ adresse contient l adresse effective ; Indirect - Le champ adresse contient l adresse où se trouve l adresse effective ; Immédiat - Le champ adresse contient l opérande ; Implicite - Le code opération indique où se trouve l opérande Indexé - Adresse effective = contenu du champ adresse + contenu du registre d index ; Basé - Adresse effective = contenu du registre de base + contenu du champ adresse ; Relatif - Adresse effective = contenu du CO + contenu du champ adresse ; Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

23 Exemples d adressage des opérandes État des registres et des mémoires adresse contenu adresse contenu adresse contenu 100 a gamma 101 b XR c 300 alpha B d 301 beta B2 200 Effet de différentes conditions d adressage LOAD 100 a LOAD 100,IMM 100 LOAD 200,I alpha LOAD 200,XR1 302 LOAD 200,XR1,I gamma LOAD 200,I,XR1 beta LOAD 3,B1 d LOAD 1,B2 302 Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

24 Unité arithmétique et logique Unité arithmétique et logique Dispositif chargé de toutes les opérations élémentaires de traitement de données. Totalement asservie à l unité de contrôle qui déclenche et synchronise les opérations menées. L UAL est capable d effectuer une grande variété d opérations arithmétiques et logiques : Opérations sur un registre ; Opérations sur un ou plusieurs opérandes ; Opérations en virgule flottante en simple et double précision. Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

25 Réalisation d une UAL 32 bits Nous allons réaliser une UAL 32 bits capables d effectuer les opérations élémentaires (nombre entier seulement). 1 Faire une UAL 1 bit pour AND, OR et l addition ; 2 Ajouter les opérations de soustraction et de test d infériorité et d égalité ; 3 Faire une UAL 32 bits à partir des UALs 1 bit ; Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

26 UAL 1 bit, étape 1 : opérations OR et AND Regroupement en un seul circuit Multiplexeur pour le choix de l opération opération a 0 Résultat b 1 Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

27 UAL 1 bit, étape 2 : ajout de l addition Circuit additionneur complet pour l addition avec retenue ; Re opération a 0 1 Résultat b + 2 Rs Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

28 UAL 32 bits : connexion de 32 UALs 1 bit Re opération a 0 b 0 Re UAL1 bit Rs Résultat 0 a 1 b 1 Re UAL1 bit Rs.. Résultat 1 a 31 b 31 Re UAL1 bit Rs Résultat 31 Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

29 UAL 1 bit, étape 3 : ajout de la soustraction En complément à 2, soustraire = ajouter l opposé inverseur ; Ajout d un inverseur sur le bit d entrée b ; Ajout d un sélecteur Binverse permettant de choisir entre b et b. L entrée Re sera positionnée à 1 pour ajouter 1. Binverse Re opération a 0 1 Résultat b inférieur 3 Rs Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

30 UAL 1 bit, étape 4 : test d infériorité et d égalité x < y x y < 0, et x = y x y = 0, Tester le signe en complément à 2 Utiliser le bit de poids fort ; UAL 1 bit spéciale pour le bit de poids fort (slide suivant). Binverse Re opération a 0 1 Résultat b inférieur 3 Rs Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

31 UAL 1 bit, étape 5 : UAL spéciale bit de poids fort Dans notre UAL 32 bits, pour le bit de poids fort : Déroutement de la sortie de l additionneur ; Ajout du test de débordement (non détaillé). Binverse Re opération a 0 1 Résultat b inférieur 3 Positionner détection de dépassement Débordement Rs Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

32 UAL 32 bits finale Bopposé opération a 0 b 0 Re UAL1 bit Résultat 0 Rs a 1 Re. b 1 0 UAL1 bit Rs.. Résultat 1 Zéro a 31 b 31 0 Re UAL1 bit Rs Résultat 31 Débordement Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262

33 Symbole de l UAL 32 bits Opération UAL a b UAL Zéro Résultat Débordement Rs Clement Jonquet (Polytech Montpellier) Architecture des ordinateurs IG / 262