Logique Sequentielle II. PHYS-F-314! Clocks and serial buses! K. D. Hanson! Université Libre de Bruxelles!

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1 Logique Sequentielle II PHYS-F-314! Clocks and serial buses! K. D. Hanson! Université Libre de Bruxelles!

2 Synchronisation des impulsions Q OUT CLK D Q OUT CLK D Un application importante des bascules est de synchroniser les impulsions extérieurs dans un circuit. Considérez le circuit cidessus où un D flip-flop (notez! déclenché au bord arrière) a été utilisé de synchroniser l horloge CLK avec un signal d extérieur, D qui fait un veto d horloge en passant la port ET, U2(A). Alors que CLK est assez large que le délai entre le bord arrière du CLK et le changement de Q (10-20 ns) est contenu dans le demi cycle, il n y a pas un problème. Or, si le D flip-flop était déclenché au bord montant, la possibilité existe qu on obtienne «glitches» qu on devrait éviter puisqu ils entraînent tout genre des trucs bizarres. 2

3 Monostable Multivibrateurs A1 A2 B L X X L H H H H La monostable déclenche sûr une impulsion et produit une autre impulsion avec un largeur diffèrent. Ici le modèle populaire 121 est montré. Le déclenchement arrive quand les conditions stipulés dans le tableau suivant sont vrais. Le largeur de la sortie est programmé par Δt = 0.7 RC Malgré l utilité apparente de ces dispositifs vous êtes bien conseillés d éviter leur usage. Ils sont fondamentalement analogique en nature et, donc, affligés avec les mêmes faiblesses comme les autres C.I. analogiques. Normalement il est possible d accomplir résultats supérieurs en utilisant un homologue numérique. Nous allons revisiter celui-ci dans les exercices. 3

4 Registres à décalage La sortie d une D bascule peuvent être branché à l entrée de la prochaine, et cetera. Ce compose un registre à décalage («shift register» en anglais). L action de cette construction est montré à la droit. Les bits qui entrent à Din propagent à chaque front de l horloge à 1Q, puis à 2Q au front successif, puis 3Q, et éventuellement arrivent à 4Q. Notez que, à n importe instant on peut lire l état «en parallèle» des 4 registres. Ce circuit ici est utile pour convertir un ruisseau des bits en format parallèle : a de-serializer ou serial-in, parallel-out shift register. +# +* +" +! '() $%&! " * # C est possible de faire le processus en reculant: les registres 1D-4D peuvent être chargés et ensuite transférés à la sortie au niveau du bit ici la sortie serait pris du 4Q/OUT3. On a besoin quelques portes (heureusement disponible dans le C.I. 157 le quad MUX) pour gérer le fonctionnement: soit charger si PLD est FAUX, soit décaler si PLD est VRAI. Donc, il s appelle un serializer ou parallel-in, serial-out shift register. Typiquement l application des registres à décalage implique la transmission des données sur un lien sériel. Il y aussi les applications en cryptographie et la génération des chiffres aléatoires voir la topique linear feedback shift registers. 4

5 LES HORLOGES 5

6 Relaxation Oscillateur Le principe d opération de ce type d oscillateur est très simple. Imagine que le amplificateur opérationnel se commence par aller en sortie aux +V CC. Quand l éntree négative attient 0.5*V CC (grâce à le chargement du condensateur C1) la sortie entre la saturation négative et C1 décharge jusqu à il attient -0.5*V CC. 6

7 Horloge IC Le 7555 / 7556 (dual partageant uniquement VCC et GND) est le variant CMOS du 555. Il y a beaucoup d utilisations (voir le site web pour quelques idées). Fonctionnellement, l intérieur du 7555 apparaît comme le schéma à gauche. Il y a 2 comparateurs (méconnaissez l entrée CONTROL VOLTAGE pour le moment) avec les seuils 2/3 VDD et 1/3 VDD, respectivement. Je suis très sûr que vous puissiez reconnaître le SR bascule cachée dans le moyenne, oui? Donc vous comprendrez aussitôt si j écris le tableau de fonctionnement: THRESHOLD TRIGGER RESET CMP A CMP B DISCHARGE OUTPUT X X L X X On L > 2/3 V DD > 1/3 V DD H H L On L < 2/3 V DD > 1/3 V DD H L L Unchanged Unchanged X < 1/3 V DD H X H Off H 7

8 7555 Astable (oscillateur) DISCHARGE OUTPUT TRIGGER En vu du tableau précédent, l opération du 555 comme un oscillateur est facile de comprendre: examinez les formes d onde ci-dessus: 1. À T=0 le condensateur est plein TRIGGER et THRESHOLD sont > 2/3 V CC, le déchargeur est à la terre et le condensateur décharge entre R Quand la tension à THR/TRI attient 1/3 V CC le déchargeur se ferme et le condensateur commence de charger entre R 1 +R 2 : on peut voir que le période d horloge est Δt = 0.7 (R 1 +2R 2 ) C et le facteur d utilisation est (R 1 +R 2 ) / (R 1 +2R 2 ). C est possible de faire le facteur d utilisation aussi < 50% pour les exercices. 8

9 Boucles à phase asservi (Phase-Locked Loops) 45!"#$% &%'%(')* 9%:; )5'*)1; 6)1'#<%;45 +),-.#$$ /01'%* 23!10 Idée: considérons la figure à gauche où la phase d un signal «In» est comparé à celui d un signal de référence «Ref In» et la différence est utilisée de régler la référence grâce à un VCO (voltage-controlled oscillator). Ce bloc forme cela qui s appelle un «PLL» (phase-locked loop). Le VCO éventuellement se synchronisera à la phase et la fréquence de le signal In. Ainsi ce qui? L avantage c est que même si le signal In est corrompu par le bruit excessif, il est toujours possible de récupérer ou reconstruire le signal en utilisant le PLL. 1 2 DIFF Le PLLs peuvent effectuer une multiplication de la fréquence d un signal. Dans le case plus général il est possible de multiplier la fréquence par un nombre rationnel N/M et appliquer une phase arbitraire au signal en utilisant un PLL. Nous retournerons au PLL dans les exercices. 45!"#$% &%'%(')* =;5 9%:;45 +),-.#$$ /01'%* !10 7)5'*)1; 6)1'#<%;45 9

10 Simple serial data buses DIGITAL DATA TRANSFER I 10

11 Les Buses Informatiques Deux types: parallèle et série Parallèle: données sont placés sûr les conducteurs multiples, normalement en unités d un octet (8x, 16x, 32x, 64x, ). L avantage est qu on puisse transférer plusieurs bits à le même temps, mais ils sont limités en vitesse et longueur par la complexité des câbles et diaphonie (crosstalk). Exemples des ces buses sont: Centronics parallel printer bus HPIB / GPIB CAMAC ISA / MCA / VME / PCI / IDE Série: chacun des bits sont décalés et transférés individuellement. Malgré le désavantage en décalant tous les bits, il est néanmoins possible d obtenir très haut débit dû aux technologies avancés (signalisation différentiel) à longue distance. Exemples populaires contemporaines sont: RS-232 / RS-422 Ethernet USB / Firewire SATA (Serial ATA) SPI / I 2 C Tous les liaisons séries ci-dessus sont FULL DUPLEX (transférants en deux directions à le même temps). Il y a également HALF DUPLEX. 11

12 RS-232 (EIA/TIA Recommended Standard 232) Name Pin Numbering FuncAon 25- pin 9- pin TxD 2 3 TransmiHed data (DTE - > DCE) RxD 3 2 Received data (DCE - > DTE) RTS 4 7 Request to send (DTE ready) CTS 5 8 Clear to send (DCE ready) DTR 20 4 Data terminal ready DSR 6 6 Data set ready DCD 8 1 Data carrier detect RI 22 9 Ring indicator FG 1 Frame ground SG 7 5 Signal ground RS-232 est un vieux standard réalisé pour les modems (ainsi le référence à «Ring Indicator.» Les noms DTE / DCE (Data Terminal Equipment un ordinateur et Data Communications Equipment un modem) également réfléchit l usage original. La transmission de caractères commence avec un «START BIT» suivi par 7 ou 8 bits des données, peut être un bit de parité, et finalement un «STOP BIT.» Les horloges ne sont transmises, donc le synchronisation est pris du «START» et un «baud rate» connu a priori un parmi 300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, bps. On voit les paramètres d un RS-232 liaison par un spécification baudrate-parity-databits-stopbits: 9600-N-8-1. Les voltages sont définies par la norme d être +5 à +25 V logique FAUX (TxD / RxD mais ce sont VRAI pour les signaux «handshaking») et -5 V à -25 V logique VRAI (même commentaire), cependant, il est souvent le cas que CMOS niveaux sont utilisés particulièrement pour les interconnects dans le même carte. 12

13 SPI (Serial Peripheral Interface) SPI est un norme minimale très commune pour chip-à-chip communications dans la même carte. Uniquement les signaux plus basique sont requises de mettre en œuvre le transfert des données: Name ALT Name DescripAon SCLK SCK Master- to- slave clock signal MOSI SDO/SDI Master out, slave in (master- to- slave data line) MISO SDI/SDO Master in, slave out (slave- to- master data line) SS - Slave chip select (addressing enable) Notez que pour le nomenclature SDO/SDI SDO à le master est branché à SDI à la slave et vice-versa. Pour effectuer un transfert des données le master tient le SS à 0 (active) et attends lorsque le slave s initialise (précisé par la fiche technique) avant de commencer. Puis, le master décale un bit de données à chaque cycle d horloge, et optionnellement il peut lire un bit de la slave pendant la même cycle. 13