ENSSAT EII2 Projet en conception de circuits intégrés dédiés

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1 ENSSAT EII Projet en conception de circuits intégrés dédiés Conception et réalisation d'une chaîne de communication numérique CDMA Conception sur ASIC en technologie ST.3um Prototypage sur FPGA Altera Stratix. Prise en main des outils Synopsys et ModelSim Le tutorial sur l'utilisation de Synopsys vous permettra de prendre en main les outils de synthèse logique à partir du langage VHDL (design_vision, dc_shell) et de simulation VHDL (vsim, vcom, vmap, vlib). Le texte du tutorial contient des questions sur la synthèse logique de composants basiques. Il est recommandé de les faire sérieusement comme application directe du cours.. Etude du cahier des charges pour la réalisation de l'asic La vue extérieure du circuit est donnée ci dessous. On dispose d'une horloge rapide à 8Mhz clk et d'un reset général asynchrone actif au niveau bas rstb. Le signal binaire data(n) arrive par un port d entrée. Les signaux d émission et de réception sont sortis sur les convertisseurs afin d être visualisés. Les différentes fréquences d échantillonnage sont gérées par le circuit et fournies au AD/DA par les broches ADclk, NADclk (NOT ADclk) et DAclk. Le cahier des charges fourni sera tout d'abord analysé puis découpé en blocs fonctionnels suivant un modèle synchrone, une partie de ce travail étant faite en TD. Plusieurs équipes par groupe devront se coordonner pour la réalisation du circuit en se partageant le travail : modulation/étalement, suréchantillonnage/filtrage FIR d émission, unité de traitement du FIR de réception, unité de contrôle du FIR de réception, unité mémoire (ROM/RAM) du FIR de réception, corrélateur/démodulateur, unité de contrôle globale, interfaces de communication. Cette découpe n est pas imposée. Les fichiers testbench de simulation VHDL des composants et de simulation du circuit peuvent également être réalisés par une ou plusieurs personnes de l équipe. On étudiera tout particulièrement les problèmes de synchronisation entre blocs (base de temps) ainsi que la gestion du codage des données dans les différentes unités de calcul. La détermination de la fréquence de fonctionnement (clk) maximale et de la fréquence

2 d échantillonnage (ADclk) maximale du circuit en fonction des paramètres est indispensable dans le rapport de projet. Ce projet est l occasion d apprendre à travailler en équipe. Pour qu une équipe fonctionne, il faut optimiser l efficacité de chacun, et faire en sorte que tout le monde participe à la conception et à la validation. Nommer un chef d équipe peut aider à un bon avancement. A vous de vous organiser au mieux! 3. Synthèse des blocs fonctionnels Chaque bloc devra être synthétisé, simulé pour être validé. Une simulation RTL du circuit sera effectuée ainsi qu une simulation au niveau portes. Pour cela, divers fichiers de simulation émulant le comportement de la mémoire ou des entrées/sorties vous seront fournis. Chaque personne (ou binôme) devra faire une simulation du circuit complet en utilisant les blocs conçus par les autres. Lors des deux dernières séances, le portage du circuit sur FPGA Altera sera réalisé. Il sera donc possible de vérifier le fonctionnement du circuit en mode réel sur une carte contenant un FPGA et des convertisseurs. 4. Evaluation du projet Ce projet fait l'objet d'une évaluation résultant d une note pratique sur la réalisation du projet intervenant dans la moyenne de l UC concernée. L'évaluation du projet se fera selon les deux critères suivants. Un rapport du travail réalisé respectant les règles de spécifications vues en cours et respectant le plan suivant : Introduction rapide, solution retenue (différences éventuelles avec la solution proposée), point d'avancement, problèmes rencontrés. Réponses aux questions sur les études à réaliser (section 5). Conception et analyse du circuit et des blocs du circuit. Chaque bloc doit être expliqué, conçu et simulé (niveaux RT et gate) pour valider son fonctionnement. Cette validation est importante car dans un tel circuit il est difficilement envisageable de valider l ensemble du circuit au niveau porte. Les performances temporelles de chaque bloc et de votre circuit (fréquence maximale) ainsi qu une estimation de la surface sont indispensables. Annexes du rapport, fournir tous les fichiers nécessaires à l'archivage du circuit. Vous indiquerez clairement le travail de chaque personne au sein de l équipe dans le rapport. Une évaluation individuelle du comportement pendant les heures de projet. Les points qui seront pris en compte pour la notation du projet sont approximativement les suivants : Attitude en projet : 4 pts ; Rapport, description du projet, présentation du travail : 5 pts ; Spécifications VHDL cohérentes : 4 pts ; Réponses aux questions posées : pts ; Simulations et validations : 3 pts ; Surfaces, timing, netlist : pts ; 5. Etudes à réaliser Une étude précise du synoptique global du circuit devra être faite. Chaque bloc doit être spécifié par ses entrées-sorties et son fonctionnement afin de pouvoir travailler en équipe, de manière autonome, en minimisant le nombre de modifications.

3 Une solution au problème du codage des nombres en virgule fixe devra être proposée. Les problèmes liés au débordement devront être traités. La fréquence maximale d horloge devra être donnée pour chaque bloc synchrone, puis pour le circuit global. Les mémoires RAM ou ROM peuvent être spécifiées de plusieurs façons en VHDL. Une étude précise de leur structure et de la surface de silicium occupée par celles-ci devra être faite. La spécification doit rester générique afin de pouvoir être synthétisée quelque soit N. Quelle est la fréquence d échantillonnage maximale que l on peut atteindre sur la carte FPGA Altera Stratix? Quelles solutions proposez vous pour accélérer les calculs et améliorer la fréquence d échantillonnage, voire atteindre la fréquence maximale des convertisseurs? 7. Planification du projet Tâche Tâche Tutorial Synopsys Définition système et interface, Répartition des tâches Codage, simulations, synthèse Simulation et synthèse globale Séance Séance Séance 3 Séance 4 Séance 5 Séance 6 Séance 7 Séance 8 Tâche 3 Tâche 4 Tâche Placement routage 5 Tableau : Planification du projet Commentaires sur le planning : Les tâches et sont très importantes, elles conditionnent le bon déroulement de l'ensemble du projet. Elles seront réalisées par l'équipe au complet. La tâche 3 verra chaque binôme de l'équipe travailler sur sa partie. Les deux premières séances sont dédiées à la spécification en VHDL synthétisable de votre bloc ainsi qu à sa simulation. La dernière séance doit vérifier que le bloc fonctionne après synthèse, et qu il s interface correctement avec l environnement. Enfin les tâches 4 et 5 seront précédées par une diffusion du travail de chaque personne vers l'équipe. Chaque personne (ou binôme) s'attachera ensuite à réaliser la simulation, la synthèse et le placement routage du système complet. Le projet est conçu pour tenir dans le temps prévu. Ce planning doit absolument être respecté pour y arriver. Si vous sentez que vous prenez du retard, n attendez pas la dernière séance pour le rattraper. Pensez qu en équipe votre retard pénalise l ensemble du projet. 8. Aides au projet Ce document se trouve à l adresse : Vous y trouverez également : les tutoriaux des outils de CAO utilisés, les programmes du cours et les transparents, les TD et TP ainsi que quelques corrections, les fichiers d aide à la réalisation du projet (fichiers de simulation, quelques exemples, fichiers de configuration), Bon projet!

4 Spécification détaillée de l'asic "CDMA" I Introduction L'ASIC "CDMA" est destiné à réaliser une chaîne de communication CDMA. La description des blocs est précisée dans les transparents fournis. La suite de ce document se concentre sur l implantation de ce filtre sur la carte FPGA Altera DSP Development Board (figure, spécification en annexe). Cette carte contient principalement un FPGA Altera Stratix EPS5, un convertisseur analogique/numérique bits (AD9433 Analog Devices), un convertisseur numérique/ analogique 4 bits (DAC94 Burr-Brown/Texas Instruments) et de la mémoire SRAM externe. Figure : Altera Stratix EPS5 DSP Development Board II Environnement du circuit L'ASIC "CDMA" sera implanté dans un composant FPGA Stratix EPS5 d Altera (figure 3). Il devra s'interfacer avec un convertisseur analogique/numérique bits (AD9433 Analog Devices, spécifications en annexe) qui lui communiquera les données nécessaires aux calculs par liaison parallèle, ainsi qu avec un convertisseur numérique/analogique 4 bits (DAC94 Burr- Brown/Texas Instruments, spécifications en annexe) à qui il communiquera les résultats du filtrage. Le synoptique de la carte est donné figure. La période d'horloge de fonctionnement sera déterminée en fonction des premiers résultats de synthèse du circuit, la contrainte de temps est liée à une fréquence d échantillonnage et au nombre de coefficients N du filtre.

5 Les fréquences d échantillonnage sont gérées par le circuit et fournies au AD/DA par les broches ADclk, NADclk (NOT ADclk) et DAclk. Figure : Synoptique de la carte Altera Stratix EPS5 DSP Figure 3 : Caractéristiques du FPGA Altera Stratix EPS5 III Organisation générale du circuit La vue extérieure du circuit est donnée figure 4. On dispose d'une horloge rapide clk et d'un reset général asynchrone actif au niveau bas rstb. Interfaces externes Figure 4 : Vue extérieure du circuit CDMA Signal d'horloge externe : clk Signal de reset général asynchrone (actif bas) : rstb Interface parallèle de sortie vers le CNA DAC94 : dout[3 :]=To_CNA[3 :] Horloge associée au CNA : DAclk Interface parallèle de sortie vers le CAN AD9433 : din[ :]=From_CAN[ :] Horloge associée au CAN : ADclk et NADclk

6 NADclk est le signal ADclk inversé Différentes horloges des blocs internes : Clk_Fe, Clk_Fc, Clk_Fs, Clk_BR Donnée binaire à transmettre : data Donnée binaire reçue après codage, transmission sur le canal et décodage : demodata Donnée numérique codée à transmettre via le CNA : To_CNA[3 :] Donnée numérique reçue après la transmission via le CAN : From_CAN[ :] Signal d erreur : error Principales fonctions Synchronisation du signal d entrée, modulation/étalement Suréchantillonnage/filtrage FIR d émission sous forme combinatoire Interfaces de communication parallèle avec les CAN/CNA Unité de traitement du FIR de réception en virgule fixe et double précision avec gestion du débordement si besoin Unité de contrôle dédiée au FIR de réception et spécifiée sous forme de machine d état Unité mémoire du FIR de réception, mémorisation interne des coefficients (ROM) et du signal (RAM) dont il faut gérer l évolution Corrélateur/démodulateur Unité de contrôle global IV Fonctions réalisées Fonctions d entrée sortie Le protocole de communication avec le CAN AD9433 suit le chronogramme de la figure 5. Le codage de données issues du CAN est le complément à deux. Figure 5 : Protocole de communication avec le CAN AD9433 Le protocole de communication avec le CNA DAC94 suit le chronogramme de la figure 6. Le codage de données à envoyer au CNA est un codage non signé. Une conversion est donc à réaliser au sein de l interface.

7 Figure 6 : Protocole de communication avec le CNA DAC94

8 Input Data (user ) Transmitted Data after modulation (Real Part) Transmitted Data after modulation (Imag Part)

9 Input Data (user ) Transmitted Data after modulation (Real Part) Transmitted Data after modulation (Imag Part)

10 Spreading Code (user ) Transmitted Data after spreading and modulation (Real Part) Transmitted Data after spreading and modulation (Imag Part) Transmitted Data after spreading and modulation (Real Part), first symbols Transmitted Data after spreading and modulation (Imag Part), first symbols

11 Spreading Code (user ) Transmitted Data after spreading and modulation (Real Part) Transmitted Data after spreading and modulation (Imag Part) Transmitted Data after spreading and modulation (Real Part), first symbols Transmitted Data after spreading and modulation (Imag Part), first symbols

12 Transmitted Data after modulation and oversampling (Real Part) Transmitted Data after modulation and oversampling (Imag Part) Transmitted Data after modulation and oversampling (Real Part), first symbols Transmitted Data after modulation and oversampling (Imag Part), first symbols

13 .3 Rx FIR coefficients Tx FIR coefficients Rx FIR coefficients (quantized) Tx FIR coefficients (quantized)

14 Transmitted Data after filtering (Real Part) Transmitted Data after filtering (Imag Part) Transmitted Data after filtering (Real Part), 4 first symbols Transmitted Data after filtering (Imag Part), 4 first symbols

15 3 Received Data (Real Part) Received Data (Imag Part) Received Data (Real Part), 4 first symbols Received Data (Imag Part), 4 first symbols

16 3 Received Data after filtering and downsampling (Real Part) Received Data after filtering and downsampling (Imag Part) Received Data after filtering and downsampling (Real Part), 4 first symbols Received Data after filtering and downsampling (Imag Part), 4 first symbols

17 Received Data after despreading (Real Part) Received Data after despreading (Imag Part) Demodulated Data

18 a FEATURES IF Sampling up to 35 MHz SNR = 67.5 db, f IN up to 5 MSPS SFDR = 83 dbc, f IN 7 5 MSPS SFDR = 7 dbc, f IN 5 5 MSPS V p-p Analog Input Range Option On-Chip Clock Duty Cycle Stabilization On-Chip Reference and Track/Hold SFDR Optimization Circuit Excellent Linearity: DNL =.5 LSB (Typ) INL =.5 LSB (Typ) 75 MHz Full Power Analog Bandwidth Power Dissipation =.35 W 5 MSPS Two s Complement or Offset Binary Data Format 5. V Analog Supply Operation.5 V to 3.3 V TTL/CMOS Outputs APPLICATIONS Cellular Infrastructure Communication Systems 3G Single and Multicarrier Receivers IF Sampling Schemes Wideband Carrier Frequency Systems Point to Point Radios LMDS, Wireless Broadband MMDS Base Station Units Cable Reverse Path Communications Test Equipment Radar and Satellite Ground Systems GENERAL INTRODUCTION The AD9433 is a -bit monolithic sampling analog-to-digital converter with an on-chip track-and-hold circuit and is designed for ease of use. The product operates up to 5 MSPS conversion rate and is optimized for outstanding dynamic performance in wideband and high IF carrier systems. The ADC requires a 5 V analog power supply and a differential encode clock for full performance operation. No external reference or driver components are required for many applications. The digital outputs are TTL/CMOS compatible and a separate output power supply pin supports interfacing with 3.3 V or.5 V logic. A user-selectable, on-chip proprietary circuit optimizes spuriousfree dynamic range (SFDR) versus signal-to-noise-and-distortion (SINAD) ratio performance for different input signal frequencies, providing as much as 83 dbc SFDR performance over the dc to 7 MHz band. -Bit, 5 MSPS/5 MSPS IF Sampling A/D Converter AD9433 V CC AIN AIN ENCODE ENCODE FUNCTIONAL BLOCK DIAGRAM T/H ENCODE TIMING GND AD9433 PIPELINE ADC REF OUT REF OUTPUT STAGING REF IN V DD D D DFS SFDR The encode clock supports either differential or single-ended input and is PECL-compatible. The output format is userselectable for binary or two s complement and provides an overrange (OR) signal. Fabricated on an advanced BiCMOS process, the AD9433 is available in a thermally enhanced 5-lead plastic quad flatpack specified over the industrial temperature range ( 4 C to +85 C) and is pin-compatible with the AD943. PRODUCT HIGHLIGHTS. IF Sampling The AD9433 maintains outstanding ac performance up to input frequencies of 35 MHz. Suitable for 3G Wideband Cellular IF sampling receivers.. Pin-Compatibility This ADC has the same footprint and pin layout as the AD943, -Bit 8/5 MSPS ADC. 3. SFDR Performance A user-selectable on-chip circuit optimizes SFDR performance as much at 85 dbc from dc to 7 MHz. 4. Sampling Rate At 5 MSPS, this ADC is ideally suited for current wireless and wired broadband applications such as LMDS/MMDS and cable reverse path. REV. Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. One Technology Way, P.O. Box 96, Norwood, MA 6-96, U.S.A. Tel: 78/ Fax: 78/ Analog Devices, Inc.,

19 AD9433 PIN FUNCTION DESCRIPTIONS Pin Number Mnemonic Function, 3, 4, 9,, 33, 34, 35, 38, 39, 4, GND Analog Ground 43, 48, 5, 5, 6,, 36, 37, 44, 47, 5 V CC Analog Supply (5 V) 7 ENCODE Encode Clock for ADC-Complementary 8 ENCODE Encode Clock for ADC-True (ADC samples on rising edge of ENCODE) 4 OR Out of Range Output 5, 5 3 D D Digital Output 3,, 3, 3 V DD Digital Output Power Supply (3 V),, 4, 3 DGND Digital Output Ground 4 DFS Data Format Select. Low = Two s Complement, High = Binary; Floats Low 4 SFDR MODE CMOS control pin that enables (SFDR MODE = ), a proprietary circuit that may improve the spurious free dynamic range (SFDR) performance of the AD9433. It is useful in applications where the dynamic range of the system is limited by discrete spurious frequency content caused by nonlinearities in the ADC transfer function. SFDR MODE = for normal operation; Floats Low. 45 VREFIN Reference Input for ADC (.5 V typical) 46 VREFOUT Internal Reference Output (.5 V typical); bypass with. µf to Ground 49 AIN Analog Input-True 5 AIN Analog Input-Complement PIN CONFIGURATION GND V CC GND 3 GND 4 V 5 CC V 6 CC ENCODE 7 ENCODE 8 GND 9 V CC GND DGND V 3 DD PIN IDENTIFIER AD9433BSQ TOP VIEW (Not to Scale) GND 38 GND 37 V CC 36 V CC 35 GND 34 GND 33 GND 3 V DD 3 DGND 3 D (LSB) 9 D 8 D 7 D3 OR (MSB) D D D9 D8 D7 D6 DGND V DD V DD DGND D5 D4 V CC GND AIN AIN GND V CC VREFOUT VREFIN V CC GND SFDR MODE DFS GND REV. 5

20 AD9433 SAMPLE N SAMPLE N SAMPLE N+9 SAMPLE N+ A IN SAMPLE N+ SAMPLE N+8 t A t EH t EL /f S ENCODE ENCODE t PD t V D D DATA N DATA N DATA N 9 DATA N DATA N DATA N DATA N+ Figure. AD9433 Timing Diagram EQUIVALENT CIRCUITS V DD V CC V CC 3.75k 3.75k D X AIN AIN VREFOUT 5k 5k Figure. Digital Output Figure 3. Analog Input Figure 4. Reference Output V CC V CC 8k 8k VREFIN ENCODE ENCODE 4k 4k Figure 5. Encode Inputs Figure 6. Reference Input REV. 7

21 DAC94 DAC94 DAC94 4-Bit, 65MSPS DIGITAL-TO-ANALOG CONVERTER SBAS95C MAY FEATURES SINGLE +5V OR +3V OPERATION HIGH SFDR: MHz Output at MSPS: 64dBc LOW GLITCH: 3pV-s LOW POWER: 7mW at +5V INTERNAL REFERENCE: Optional Ext. Reference Adjustable Full-Scale Range Multiplying Option DESCRIPTION The DAC94 is a high-speed, Digital-to-Analog Converter (DAC) offering a 4-bit resolution option within the family of highperformance converters. Featuring pin compatibility among family members, the DAC98, DAC9, and DAC9 provide a component selection option to an 8-, -, and -bit resolution, respectively. All models within this family of DACs support update rates in excess of 65MSPS with excellent dynamic performance, and are especially suited to fulfill the demands of a variety of applications. The advanced segmentation architecture of the DAC94 is optimized to provide a high Spurious-Free Dynamic Range (SFDR) for single-tone, as well as for multi-tone signals essential when used for the transmit signal path of communication systems. The DAC94 has a high impedance (kohm) current output with a nominal range of ma and an output compliance of up to.5v. The differential outputs allow for both a differential or single-ended analog signal interface. The close matching of the current outputs ensures superior dynamic performance in the differential configuration, which can be implemented with a transformer. Utilizing a small geometry CMOS process, the monolithic DAC94 can be operated on a wide, single-supply range of +.7V to +5.5V. Its low power consumption allows for use in portable and APPLICATIONS COMMUNICATION TRANSMIT CHANNELS WLL, Cellular Base Station Digital Microwave Links Cable Modems WAVEFORM GENERATION Direct Digital Synthesis (DDS) Arbitrary Waveform Generation (ARB) MEDICAL/ULTRASOUND HIGH-SPEED INSTRUMENTATION AND CONTROL VIDEO, DIGITAL TV battery-operated systems. Further optimization can be realized by lowering the output current with the adjustable full-scale option. For noncontinuous operation of the DAC94, a power-down mode results in only 45mW of standby power. The DAC94 comes with an integrated.4v bandgap reference and edge-triggered input latches, offering a complete converter solution. Both +3V and +5V CMOS logic families can be interfaced to the DAC94. The reference structure of the DAC94 allows for additional flexibility by utilizing the on-chip reference, or applying an external reference. The full-scale output current can be adjusted over a span of -ma, with one external resistor, while maintaining the specified dynamic performance. The DAC94 is available in SO-8 and TSSOP-8 packages. FSA REF IN INT/EXT +V A DAC94 +.4V Ref. BW Current Sources +V D Latches LSB Switches Segmented Switches 4-Bit Data Input AGND CLK D3...D DGND I OUT I OUT BYP PD Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet. PRODUCTION DATA information is current as of publication date. Products conform to specifications per the terms of Texas Instruments standard warranty. Production processing does not necessarily include testing of all parameters. Copyright, Texas Instruments Incorporated

22 PIN CONFIGURATION PIN DESCRIPTIONS Top View Bit Bit Bit 3 Bit 4 Bit 5 Bit 6 Bit 7 Bit 8 Bit 9 Bit Bit Bit Bit 3 Bit DAC SO, TSSOP CLK +V D DGND NC +V A BYP I OUT I OUT AGND BW FSA REF IN INT/EXT PD PIN DESIGNATOR DESCRIPTION Bit Data Bit (D3), MSB Bit Data Bit (D) 3 Bit 3 Data Bit 3 (D) 4 Bit 4 Data Bit 4 (D) 5 Bit 5 Data Bit 5 (D9) 6 Bit 6 Data Bit 6 (D8) 7 Bit 7 Data Bit 7 (D7) 8 Bit 8 Data Bit 8 (D6) 9 Bit 9 Data Bit 9 (D5) Bit Data Bit (D4) Bit Data Bit (D3) Bit Data Bit (D) 3 Bit 3 Data Bit 3 (D) 4 Bit 4 Data Bit 4 (D), LSB 5 PD Power Down, Control Input; Active HIGH. Contains internal pull-down circuit; may be left unconnected if not used. 6 INT/EXT Reference Select Pin; Internal ( = ) or External ( = ) Reference Operation 7 REF IN Reference Input/Ouput. See Applications section for further details. 8 FSA Full-Scale Output Adjust 9 BW Bandwidth/Noise Reduction Pin: Bypass with.µf to +V A for Optimum Performance. (Optional) AGND Analog Ground I OUT Complementary DAC Current Output I OUT DAC Current Output 3 BYP Bypass Node: Use.µF to AGND 4 +V A Analog Supply Voltage,.7V to 5.5V 5 NC No Internal Connection 6 DGND Digital Ground 7 +V D Digital Supply Voltage,.7V to 5.5V 8 CLK Clock Input TYPICAL CONNECTION CIRCUIT +5V +5V.µF () +V A BW +V D DAC94 I OUT : R SET FSA REF IN.µF Current Sources LSB Switches Segmented MSB Switches I OUT BYP.µF 5Ω pf () 5Ω pf () V OUT INT/EXT Latches PD +.4V Ref. 4-Bit Data Input AGND CLK D3...D DGND NOTE: () Optional components. 4 DAC94 SBAS95C

23 TIMING DIAGRAM t t CLOCK ts th D3 D Data Changes Stable Valid Data Data Changes tpd tset Iout or Iout SYMBOL DESCRIPTION MIN TYP MAX UNITS t Clock Pulse HIGH Time 3 ns t Clock Pulse LOW Time 3 ns t S Data Setup Time. ns t H Data Hold Time.5 ns t PD Propagation Delay Time ns t SET Output Settling Time to.% 3 ns DAC94 5 SBAS95C