Chapitre 1. Organisation de l ordinateur
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- Florine Valérie Brosseau
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1 Chapitre 1. Organisation de l ordinateur B. Miramond Université de Cergy 1
2 Objectif A terme comprendre l architecture de la future machine à pile (processeur Java). Pour cela, il faut comprendre comment s exécutent les instructions d un processeur : cycle d exécution machine. Cette exécution doit être contrôlée, notion de contrôleur, et dans le cas multi cyles, notion de séquenceur. Ce séquenceur sera implanté comme un microprogramme dans l architecture PicoJava, donc étude des différentes implantations de contrôleur. 2
3 Plan Cycle d exécution machine Structure en couches de l ordinateur Rappels sur les composants du processeur Implémentation temporelle I. II. III. IV Implémentation du contrôleur V VI. Mono cycle Multi cycle Pipeline Architecture RISC Décodage des instructions Microprogrammation Exemple du MIPS R3000 3
4 I. Cycle d exécution machine B. Miramond Université de Cergy 4
5 1. Les rappels : Architecture de Von Neumann (1952) Mémoire (4096 mots de 40 bits) Unité arithmétique et logique Unité de commande Accumulateur Entrées Sorties 5
6 Le bus central UC Mémoire Console E/S à ruban Autres E/S Architecture du PDP 8 (1965) structurée autour d un bus central : L omnibus 6
7 Architecture actuelle de l ordinateur UC / CPU Unité de Contrôle Disque (HDD) Unités d entrée/sortie Registres UAL Mémoire principale Bus interne Bus externe Données Adresses Commandes7
8 2. Echanges entre le processeur et la mémoire Le processeur exécute un programme Programme écrit en mémoire Transfert d instructions Le programme manipule des variables Transfert de données Toutes ces informations sont rangées à un certain emplacement Transfert d adresses 8
9 Principe général d exécution UC / CPU Unité de Contrôle Disque (HDD) Unités d entrée/sortie Registres UAL Mémoire principale Bus interne 1) Charger la prochaine instruction 9
10 Principe général d exécution UC / CPU Unité de Contrôle Disque (HDD) Unités d entrée/sortie Registres UAL Mémoire principale Bus interne 2) Charger les données sur lesquelles travaille l instruction 10
11 Principe général d exécution UC / CPU Unité de Contrôle Disque (HDD) Unités d entrée/sortie Registres UAL Mémoire principale Bus interne 3) Exécuter l instruction et modifier la copie locale des données 11
12 Principe général d exécution UC / CPU Unité de Contrôle Disque (HDD) Unités d entrée/sortie Registres UAL Mémoire principale Bus interne 4) Ranger le résultat en mémoire 12
13 Principe général d exécution UC / CPU Unité de Contrôle Disque (HDD) Unités d entrée/sortie Registres UAL Mémoire principale Bus interne 5) Envoyer l adresse de la prochaine instruction Revenir à l étape 1) 13
14 3. Synthèse Cycle d exécution machine Un cycle d exécution machine consiste à Charger l instruction Décoder l instruction Charger ses données Faire un traitement sur ces données Ranger le résultat du traitement Désigner la prochaine instruction Retour 14
15 II. Structure de l ordinateur B. Miramond Université de Cergy 15
16 1. Structure système Unité de traitement Hiérarchie mémoire Périphériques Média de communication (Bus système) 16
17 2. Organisation multi niveaux de l unité de traitement Niveau 5 Couche des langages d application Traduction (compilateur) Niveau 4 Couche du langage d assemblage Traduction (assembleur) Niveau 3 Couche du système d exploitation I nterprétation partielle (OS) Niveau 2 Niveau 1 Couche architecture du jeu d instruction (I SA) I nterprétation (microprogramme) ou exécution directe (cablé) Couche microarchitecture Matériel Niveau 0 Couche logique numérique 17
18 a. Niveau physique Architecture et fonctionnement interne des composants Informations au niveau bit s = abc + abc + abc + abc a b c a b c a abc abc e1 e2 b abc OU s en s abc c 18
19 b. Niveau microarchitecture Architecture matérielle du processeur Information au niveau mot Memory control signals (rd,wr,fetch) 3 4 to 16 Decoder MAR MDR 4 MPC 9 PC 8 MBR Contrôleur 8 SP LV JMPC Addr J Alu CPP MIR C MB TOS OPC JAMN/JAMZ H 6 C Bus B Bus ALU Shifter High Bit 2 N Z 2 19
20 c. Niveau ISA Architecture de jeu d instruction du processeur Interface entre matériel et logiciel Écrit en code binaire C est le code manipulé et mémorisé en mémoire principale au moment de l exécution Totalement dépendant de l architecture sous jacente Informations au niveau mot Dimensionnement des champs de l instruction : Adresse Constantes Opérandes Code d instruction adressage 20
21 d. Niveau OS Exemple : primitives de ucos Visibilité du niveau système Gestion du code binaire, du chargement Responsable de la commutation de contextes Services de communications entre processus Abstraction des périphériques d E/S UC / CPU Unité de Contrôle Disque (HDD) Unités d entrée/sortie Registres UAL Mémoire principale Bus interne 21
22 e. Niveau Assemblage Premier niveau historique de programmation Dépend d une famille d architecture de processeur /* code assembleur */ /* a:r0 b:r1 Tab:R2 load R2,Tab; load R0,(R2); load R1,12; add R3,R0,R1; store (R2),R3; */ 22
23 f. Niveau Langage d application L interface avec le programmeur humain Langages Abstraction des mécanismes d exécution de l unité de calcul sous jacente Totalement indépendant du CPU Nécessité de logiciels qui écrivent du code : Compilateurs Assembleurs Interpréteurs Editeurs de liens 23
24 int main (){ int a = 3; return a = b+c; } main : load a, R1 add R1, R2, R3 $0F47 0x03D810A2 24
25 III. Composants de l unité de traitement B. Miramond Université de Cergy 25
26 1. Interface du microprocesseur Alimentation et masse Adresses In Out InOut Vcc GND A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 M I C R O P R O C E S S O R D0 D1 D2 D3 D4 D5 D6 D7 Données Read Write INTR INTA NMI READY Mémoire Périphérique PRÊT Demande Bus ACK. Bus Horloge 26
27 2. Le chemin de donnée B. Miramond Université de Cergy 27
28 a. l ALU B A Fo F1 InvA, EnA, EnB 8 8 ALU Inc N Z 8 O 28
29 Tableau de commande des fonctions de l ALU 29
30 Tableau de commande des fonctions de l ALU 30
31 Tableau de commande des fonctions de l ALU 31
32 Tableau de commande des fonctions de l ALU 32
33 b) Registres du processeur Entrées / Sorties de l ALU? A 6 Commandes B 8 ALU 8 N Z 8 O 33
34 Rappel : le Registre 4 bits D2 D3 D Q D Q Q CK D0 D1 D Q Q CK D Q Q CK Q CK CK Read CK RD 34
35 Architecture à chargement / rangement Banc de registres Qui place la valeur des signaux de commandes? A 6 Commandes B 8 ALU 8 N Z 8 O 35
36 c. Accès à la mémoire Accès Banc de registres Registre d adresse de données (AD) A 6 Commandes B 8 ALU 8 N Z 8 O 36
37 MIPS microprocessor specifications Model Frequency [MHz] Year R none R none R R R R R R R R R R16000A Process [µm] Transistors [millions] Die size [mm²] IO Power [W] P i n s Voltage Dcache [k] Icache [k] Scache [k] 37
38 d. Exemple du MIPS R3000 Data In / Data Out RES Y PC RI R(i) ADR DT X Adresse 38
39 e. Synthèse Le chemin de données est principalement composé de : Une unité de calcul (ALU) De registres de mémorisation temporaire des données De bus de communication entre l ALU et les registres De moyen d accès à la mémoire (adresse + données) 39
40 Notion de micro architecture Les choix d organisation du chemin de donnée forment ce que l on appelle la microarchitecture du processeur : Le CdD dispose de 2 ou 3 bus Le nombre de registres L architecture dispose d un pipeline Elle est superscalaire Son contrôle est microprogrammé ou cablé 40
41 2. Unité de contrôle B. Miramond Université de Cergy 41
42 Architecture externe du Mips R it berr reset frz 3 rw CK 32 adr 32 data 42
43 a. Contrôle et chemin de données Architecture du Mips R it berr reset frz 3 Partie Contrôle CK commandes 32 adr rw Partie Opérative Indications 32 data 43
44 Chemin de données et contrôleur Accès mémoire Banc de registres Contrôleur A 6 Commandes B 8 ALU 8 O 8 N Z Chemin de données 44
45 b. Rôle du contrôleur Commander les opérations de l ALU Placer les adresses mémoire de lecture de données (variables). Requête en lecture Désigner parmi les registres ceux qui alimenteront les 2 entrées de l ALU (1 dans le cas d un ACC) Désigner dans quel registre le résultat de l ALU doit être rangé Placer l adresse mémoire à laquelle doit être mémoriser un résultat (variable). Requête en écriture Charger la prochaine instruction (registrele PC) contrôleur dépend de l architecture 45
46 Plus précisément 1) Charger l instruction Accès mémoire 3) Charger les données Registres 6) Retour Adr. Prochaine Contrôleur instruction 2) Décoder l instruction A 6 Commandes 4) Exécuter l opération B 8 ALU 8 O 8 N Z 5) Ranger le résultat Chemin de données 46
47 c. Commandes de l architecture Tous les signaux de commande de l architecture sont mémorisées dans un seul registre appelé le Registre d Instruction (RI) Il est composé de plusieurs champs contrôlant chacun une partie de l architecture RI L ALU Les opérandes de l ALU La/les sorties de l ALU Les accès mémoires (Lecture, écriture, fetch) Des données complémentaires (immédiat, adresse de saut ) Donnée sup Bus de sortie Bus d entrée ALU Mémoire 47
48 d. Retour sur le cycle d exécution du processeur Un cycle d exécution du processeur correspond à l exécution d une instruction : Donnée sup Bus de sortie Bus d entrée Op. ALU Mémoire Ces instructions sont des suites de bits (commandes) que l on peut coder par des mnémoniques : ADD R0, R0, R1 Aucune R0 Décodage R0 et R1 A+B Aucune Registre mémoire A Lecture LOAD R3, (R4) Aucune R4 48
49 Bibliothèque de fonctions Langage C int a,b; scanf(«%d»,&b); a = sqrt(b); printf(«%d»,a); Compilateur C Langage assembleur debut: bsr $3520 ldaa $1000 bsr $2024 pusha Complexité Taille du programme Code machine Assembleur Micro... $40 $37 $F0 $35 $20 $32 $10 $00 $F0 $20 $24 $3B... 49
50 Cycle d exécution machine Charger l instruction Incrémenter PC RI_tmp DECOD Décoder l instruction RI Charger les données Registres de travail Exécuter l opération PC PC+1 R_AdrD ALU Ranger le résultat Retour total:sr 50
51 e. Synthèse Architecture composée de 2 parties Le chemin de donnée réalise les traitements 1. Unité de transfert mémoire Registre d adresse de données Registre d adresse d instructions ou Compteur Ordinal (CO) ou PC 2. Registres de travail (architecture à Accumulateur, à Pile, à banc de registres) 3. L ALU Le contrôleur 1. Décodeur Registre de transfert des instructions Registre d instruction 2. Séquenceur Positionne les commandes à chaque cycle d horloge 51
52 RI_tmp PC Décodeur Séquenceur Chemin de donnée SR R_AdrD RI Contrôleur Commandes B A Commandes ALU N Z 8 O 52
53 Résumé Une architecture de Von Neumann est constituée de 5 unités: de Calcul de Mémoire de Registres Séquenceur Décodeur Elle utilise les 2 registres principaux suivants : PC RI Elle s exécute en 7 étapes : Fetch instruction Incrémenter PC Décoder l instruction Charger données Exécuter l opération Ranger le résultat Retour Les échanges avec la mémoire sont de 3 sortes : Données Instructions Adresses 53
54 Le circuit se construit autour d une bibliothèque de portes/composants Portes INV_ OR_ AND_ NAND_ NOR_ XOR_ latchd MSI MAJ_ MUX_ DEC_ COMP_ HalfAdder_ ADDER_ Registre_ LSI PLA_ ALU_ RAM_ 54
55 Animation : Exécution du processeur B. Miramond Université de Cergy 55
56 Exécution du processeur Exemple sur une architecture à banc de registres Composée des 5 parties définies précédemment Calcul (ALU) Registres de travail Transfert mémoire 5. Séquenceur 6. Décodeur 56
57 Architecture de base d un processeur (architecture Von Neumann) Unité(s) de calcul Unité d adressage données Unité de décodage Séquenceur 57
58 Exécution du programme ALU banc de registres unité d adressage R0 R1 PC RI unité de décodage 58
59 Exemple (simple) /* exemple en C */ /* code assembleur */ int a,b; /* a:r0 a = 2; compilateur b:r1 */ load R0,2; b = 12; load R1,12; a = a + b; add R0,R0,R1;... Le rôle du compilateur consiste principalement, ici, à effectuer une allocation des variables du programme (a et b) aux registres disponibles dans le processeur et à traduire les opérations arithmétiques en instructions assembleur. 59
60 load R0,2 60
61 Phase de recherche de l instruction (I Fetch) ALU banc de registres unité d adressage R0 R1 PC+1 PC load RIR0, 2 unité de décodage 61
62 Phase de décodage de l instruction (Decode) ALU load banc de registres unité d adressage R0 R1 PC+1 R0, 2? unité de décodage 62
63 Phase d exécution de l instruction (Execute) ALU load banc de registres unité d adressage R0 R1 PC+1 R0, 2 unité de décodage 63
64 add R0,R0,R1 64
65 Phase de recherche de l instruction (I Fetch) ALU add banc de registres unité d adressage R0 R1 PC+1 PC R0, RI R0, R1 unité de décodage 65
66 Phase de décodage de l instruction (Decode) ALU add banc de registres unité d adressage R0 R1 PC+1 R0, R0, R1? unité de décodage 66
67 Phase d exécution de l instruction (Execute) ALU banc de registres unité d adressage add R0 R1 PC+1 add R0, R0, R1 unité de décodage 67
68 Cas des accès en mémoire /* exemple en C */ /* code assembleur */ int Tab[100]; /* a:r0 a = Tab[0]; compilateur b:r1 Tab:R2 */ load R2,Tab; b = 12; load R0,(R2); Tab[12] = a + b; load R1,12; add R3,R0,R1; store (R2),R3; Le compilateur doit effectuer une allocation d espace mémoire aux structures de données (statiques) utilisées dans le programme. En fonction des cas (espaces mémoire dédiés, mémoires multiples), le code compilé peut être différent. 68
69 load R0,(R2) 69
70 Phase de recherche de l instruction (I Fetch) ALU load banc de registres unité d adressage R0 R1 R2 PC+1 PC RI R0, (R2) unité de décodage 70
71 Phase de décodage de l instruction (Decode) ALU load banc de registres unité d adressage R0 R1 R2 PC+1 R0, (R2)? unité de décodage 71
72 Phase d exécution de l instruction (Execute) ALU load banc de registres unité d adressage R0 R1 R2 PC+1 R0, (R2) unité de décodage 72
73 Phase d écriture du résultat (ReadBack) ALU load banc de registres unité d adressage R0 R1 R2 PC+1 R0, (R2) unité de décodage 73
74 store (R2),R3 74
75 Phase de recherche de l instruction (I Fetch) ALU banc de registres R2 R3 unité d adressage PC+1 PC store RI (R2), R3 unité de décodage 75
76 Phase de décodage de l instruction (Decode) ALU banc de registres R2 R3 store unité d adressage PC+1 (R2), R3? unité de décodage 76
77 Phase d exécution de l instruction (Execute) ALU banc de registres R2 R3 store unité d adressage PC+1 (R2), R3 unité de décodage 77
78 Cas des branchements conditionnels /* exemple en C */ /* code assembleur */ int a,b,c; /* a:r0 if (a!=b) compilateur test: c = 12; b:r1 c:r2 */ beq R0,R1,suite; load R2,12; suite: Ici, le compilateur introduit des «étiquettes» dans le programme permettant de localiser les suites d instructions exécutées de manière conditionnelle. De plus, le compilateur traduit le code en remplaçant la condition : (a!=b) devient beq (branch if equal) 78
79 Phase de recherche de l instruction (I Fetch) ALU beq banc de registres unité d adressage R0 R1 R2 PC+1 PC R0,R1,etiq RI unité de décodage 79
80 Phase de décodage de l instruction (Decode) ALU beq banc de registres unité d adressage R0 R1 R2 PC+1 etiq R0,R1,etiq? unité de décodage 80
81 Phase d exécution de l instruction (Execute) ALU banc de registres unité d adressage sub R0 R1 R2 etiq etiq beq si la condition est vraie R0,R1,etiq unité de décodage 81
82 IV. Implémentation du Contrôleur B. Miramond Université de Cergy 82
83 1. Choix d implémentation temporelle L exécution du cycle machine peut prendre Un cycle implémentation mono cycle Plusieurs cycles implémentation multi cycles 1 Cycle k Cycles 1. Fetch instruction 3. Incrémenter PC 1. Fetch instruction 2. Incrémenter PC 3. Décoder l instruction 4. Charger données 5. Registre Exécuter l opération 5. Décoder l instruction 7. Charger données 9. Exécuter l opération 11. Ranger le résultat 83
84 Quelles différences Supposons les informations suivantes : Étape d exécution Temps d exécution Fetch instruction 2ns Incrémenter PC 1ns Décoder l instruction 1,5ns Charger données 2ns Exécuter l opération 1,8ns Ranger le résultat 1,7ns Retour 84
85 Quelles différences La version mono cycle est elle plus rapide de la version multi cyles? Quel est le temps de cycle de l horloge pour la version mono cycle? Sa fréquence? Quel est le temps de cycle de l horloge pour la version multi cycle? Sa fréquence? Quel est le temps d exécution de l instruction en mono cyle? Quel est le temps d exécution de l instruction en mono cyle? 85
86 Quelles différences La version mono cycle est elle plus rapide de la version multi cyles? Quel est le temps de cycle de l horloge pour la version mono cycle? Sa fréquence? P = 10 ns, F = 100MHz Quel est le temps de cycle de l horloge pour la version multi cycle? Sa fréquence? P = 2ns, F = 500 MHz Quel est le temps d exécution de l instruction en mono cyle? T = 10 ns Quel est le temps d exécution de l instruction en mono cyle? T = 2*6 = 12 ns 86
87 Amélioration des performances : Le pipeline Fetch, PC+1 Decod Reg Exec Write i 1 Fetch, PC+1 Decod Reg Exec Write Fetch, PC+1 Decod Reg Exec Write Fetch, PC+1 Decod Reg Exec Write Fetch, PC+1 Decod Reg Exec Write Fetch, PC+1 Decod Reg Exec i 2 i 3 i 4 i 5 Write Toutes les étapes en parallèle!! 87
88 2. Contrôle des signaux de commandes Les composants de l architecture sont contrôlés par un ensemble de signaux de commande Une micro instruction représente une configuration complète de tous les signaux de commande de l architecture à un instant donné Une instruction est donc une séquence de micro instructions en version multi cycles Le séquenceur définit l état de chaque signal de commande à tout instant de l exécution en fonction de l instruction reçue en entrée 88
89 3. Le séquenceur fonction des instructions Les micro instructions peuvent être séparées en plusieurs étapes appartenant au cycle d exécution machine Fetch Decode Execute La phase de Fetch est toujours la même quelque soit l instruction Dès que l on connaît l instruction à exécuter, les micro instructions sont différentes 89
90 Le séquenceur fonction de l architecture L architecture définit le nombre et la nature des micro commandes Elle a donc un impact direct sur la structure des micro instructions et sur leur séquencement 90
91 4. Implantation du séquenceur (En multicycles) Le séquenceur est un automate distribuant, selon un chronogramme précis, les signaux de commande aux diverses unités participant à l'exécution d'une instruction. Deux implantations possibles Séquenceur câblé Séquenceur micro programmé 91
92 Le séquenceur (contrôleur câblé) Un séquenceur câblé est un circuit séquentiel complexe comprenant un sous circuit pour chacune des instructions à commander. Ce sous circuit est activé par le décodeur. ETAT Courant conditions Calcul De l état suivant ETAT suivant Registre d états Génération des signaux de sortie Schéma d une machine à états (machine de Moore) 92
93 Choix d architecture 1 Contrôleur cablé Avantages Exécution rapide Instructions simples Inconvénients Jeu d instruction fixé Pas d évolutivité Complexe à réaliser 93
94 Séquenceur micro programmé Concept de microprogrammation introduit par M. Wilkes en 1951 Premier processeur à avoir utilisé un micro programme : le motorola Principe : Remplacer le circuit cablé par une mémoire Chaque configuration des commandes est définit comme une micro instruction L exécution d une instruction machine nécessite un micro programme 94
95 Rappel sur la réalisations de circuits logiques combinatoires Un système logique combinatoire peut être réalisé à base de portes logiques discrètes, d'un circuit PLA (Programable Logic Array) ou encore, puisque l'état des sorties ne dépend que de l'état des entrées, d'une mémoire morte (ROM) Entrées = adresse Sortie = données à l emplacement désigné 95
96 Choix d architecture 1 Séquenceur microprogrammé Avantages Simplicité de réalisation Flexibilité Jeu d instruction plus complexe Moins d accès mémoire pour le transfert des instructions Inconvénients Lenteur d exécution 1 micro programme / instruction (upc) 96
97 5. Exemples de séquenceurs Les architectures RISC, séquenceur cablé Exemple de la machine MIPS R3000 Les architectures CISC, séquenceur micro programmé Exemple de la machine PicoJava 97
98 Exemple du MIPS R3000 B. Miramond Université de Cergy 98
99 Chemin de donnée du R3000 Data In Data Ou RES Y PC RI R(i) ADR DT X Adresse OPX OPY ALU RES ADRW EXCP 99
100 Architecture externe du Mips R it berr reset frz 3 Partie Contrôle CK commandes 32 adr rw Partie Opérative Indications 32 data 100
101 Valeurs possibles du champs ALU RES < X + Y RES < X Y RES < X.Y RES < X Y RES < X xor Y RES <!X.!Y RES < X << Y[4:0] RES < X >> Y[4:0] RES < X* >> Y[4:0] RES < (X<Y)u RES < (X<Y)s 101
102 Séquenceur du MIPS La partie opérative est contrôlée par un séquenceur décrit comme un automate d états finis (de MOORE). Les entrées de l automate sont les signaux indicateurs venant de la partie opérative et l instruction à exécuter Les sorties sont les commandes du chemin de donnée 102
103 Automate du séquenceur Toute instruction du langage machine du MIPS R3000 se décompose en une séquence de microinstructions. Toutes les instructions commencent par la même micro instruction qui réalise l incrémentation du compteur ordinal. Ensuite le comportement change en fonction du code opération (IR 31:26) L automate complet comporte plus de 95 états 103
104 Structure hiérarchique de l automate Test des signaux RST, IRQ PC < PC +4 EXCP BRANCH ALU/IMD MOVE ALU/REG LOAD/ STORE RESET 104
105 Exemple ALU/IMD Ad < I16 Addiu Rt < rs + ad IR < m(pc) Addi e Ad < rs + ad sltiu Rt <?(rs<ad) Ir < m(pc) slti Rt <?(rs<ad) Ir < m(pc) Rt < ad Ir < m(pc) 105
106 Résumé L exécution d un programme se fait par traductions (interprétation) successives depuis le langage de haut niveau jusqu au niveau physique Les ordinateurs actuels (embarqués ou non) sont des machines multi couches 106
107 Niveau 5 Couche des langages d application Traduction (compilateur) Niveau 4 Couche du langage d assemblage Traduction (assembleur) Niveau 3 Couche du système d exploitation Interprétation partielle (OS) Niveau 2 Niveau 1 Couche architecture du jeu d instruction (ISA) Interprétation (microprogramme) ou exécution directe (cablé) Couche microarchitecture Matériel Niveau 0 Couche logique numérique 107
108 Résumé (suite) L architecture d un processeur est composé de plusieurs composants électroniques combinatoires ou séquentiels L ALU Le décodeur Le Contrôleur Le programme utilise la ressource du processeur et le pilote par l intermédiaire de registres (PC, RI, Adr, ) Le programme s exécute dynamiquement dans une partie de la mémoire appelée la Pile 108
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