Les Mémoires. Fonction mémorisation

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1 Les Mémoires Mr COTTET Fonction mémorisation A) Classification des mémoires: On distingue deux grand type de mémoire: 1) Les mémoires de type analogique (Bandes magnétiques, disques vinyles). Elles permettent l'enregistrement et la restitution de signaux analogiques avec de nombreuses contraintes liées au type de support de mémorisation (Faible rapport signal sur bruit 40 à 70 db max., bande passante limitée tant dans les basses, que dans les hautes fréquences. Mauvaise fiabilité à long terme. Transmission, mémorisation et restitution avec perte de qualité..). L'avantage principal réside dans les capacités importantes de mémorisation dans le cas des bandes magnétiques. 2) Les mémoires de type numériques ou digitales (Utilisées principalement dans les systèmes de traitement, d'enregistrement, de restitution ou de transmission de données numériques: Ordinateurs, appareils photos numériques, camescopes numériques, répondeurs enregistreurs numériques, téléphones portables, cartes téléphoniques ou cartes à puces diverses...). B) Définition des grandeurs caractérisant les mémoires numériques ou digitales: 1) La Capacité Elle représente la quantité d'information pouvant être stockée dans la mémoire. Elle est souvent exprimée en kilo bits. Elle caractérise le nombre d'éléments, bits, octets ou mots mémorisables par un circuit mémoire. Elle est souvent exprimée en clair et dans ce cas plutôt en kilo bits : Ex: Pour une mémoire UVPROM AM27C Kilo bit ( x 8 Bit) CMOS EPROM AM est le préfixe du fabriquant (Advanced Micro Devices ). Le préfixe 27 représente une mémoire de type UVPROM (ou EPROM), La lettre C indique la technologie CMOS. Ensuite 256 représente la capacité en kilo bits. Pour cette mémoire les mots sont organisés en octets (Voir DQ0 à DQ7 sur le brochage de la mémoire voir page suivante) donc 8 Bits pour former un octet. Les mémoires Page - 1 -

2 C'est un circuit qui peut mémoriser 32k mots de 8 bits (octet), sa capacité est donc de 256 kilo Bits ou 32 kilo Octets. 256 kilo bits 8 = 32 k Octets Rapport entre le nombre de ligne d'adresses et la capacité. La mémoire AM27C256 est organisée sous forme d'octets et comporte 15 lignes d'adresses (A0 à A14, voir le brochage de la mémoire) = 2 15 = 2 5 * 2 10 = 32 * 1024 mots mémoire de 8 bits de données. Cette mémoire de 32k Octets a donc une capacité de 32 x 1024 x 8 = 256 x 1024 bits. 256 k bits ou 32 k Octets. Attention: Les barrettes ou modules mémoire sont souvent organisées sur plus de 8 bits et manipulent des mots de 16, 32 bits ou plus. Si l'on prend un module mémoire (barrette) de 128 kilo mots de 16 bits (128 k words) = 128 x 1024 x 16 bits, c'est un module de capacité 128 kilo mots de 16 bits, soit 128 x 16 = 2048 kilo bits ou 2 méga bits. 1k = 1024; 1 Méga = 1024K Par contre le nombre de fils d'adresses nécessaire permet d'adresser 128 kilo mots (chaque adresse correspond à un élément de la mémoire, soit ici un mot de 16 bits). Il faut donc n fils d'adresses tels que 2 n = 128 k = 2 7 x 2 10 = 2 17 soit 17 fils de A0 à A16. 2) Le mode d'accès. Les mémoires sont divisées en deux catégories: 2.1) Les mémoires à accès aléatoires, ou il est possible d'accéder à une information quelconque en un temps constant. C'est le cas des mémoire en circuit intégrés à accès parallèle. 2.2) Les mémoires à accès séquentiel, ou le temps dépend de la position de l'information. C'est le cas des mémoires de stockage de masse (bande), mais aussi de nombreuses mémoires à accès série (registres à décalage de type LIFO = Last In First OUT, ou de type FIFO = First IN First OUT, les C.C.D. "Charge Coupled Device", mémoire à bulles magnétiques...). 3) Les temps d'accès et temps de cycle. 3.1) Temps d'accès: C'est le temps nécessaire pour effectuer une opération de lecture ou d'écriture (d'un bit ou mot..). Ce temps peut être court pour les mémoires à accès aléatoire (Ex: 100 ns), mais est souvent très important pour celles à accès séquentiel (plusieurs dizaine de milliseconde pour les mémoires en circuit intégré à accès série, mais plusieurs secondes à plusieurs minutes pour des unité de bandes magnétiques). 3.2) Temps de cycle: C'est la durée minimale séparant 2 accès consécutifs à la mémoire (en lecture ou en écriture). Rem: Certaines mémoires T cycle Adresse (n) T accès Adresse (n+1) peuvent avoir un temps d'accès Données important mais un temps de cycle Les mémoires Page Les informations peuvent changer Informations stables

3 faible. C'est le cas des bandes magnétiques car il faut parfois plusieurs minutes pour placer la bande à l'endroit désiré (= temps d'accès). Ensuite les données sont lues ou écrites les unes à la suites des autres et permet d'obtenir des débits de plusieurs MO secondes. Le temps de cycle est alors inférieur à la µs. 3.3) Temps de cycle lecture écriture: C'est la durée minimale d'un cycle comportant une lecture suivie d'une écriture. Ce temps diffère également en fonction des mémoires. Il est parfois même impossible de spécifier ce temps, lorsque l'écriture et la lecture ne peuvent pas se suivre directement (dispositif différent pour l'écriture dans le cas de programmateur, ou lecture impossible pendant l'écriture pour les graveurs...) C) Classification des mémoires numériques à semi-conducteur: C.1) Les ROMs : Mémoire Morte, la ROM (Read Only Memory) C'est une mémoire à lecture seule (Read Only Memory), l écriture nécessite un programmateur ou une procédure plus longue que pour les RAMs. Les informations qu'elle contient sont conservées en permanence, même lors d une coupure d alimentation. Les mémoires mortes (ROM : Read Only Memory) MEMOIRES MORTES PROM ROM EPROM OTP FPROM UVPROM EEPROM EEPROM FLASH 1.1) ROM (Read Only Memory) Masque de fabrication à : - diodes disposées sur un réseau de lignes et de colonnes. - ou à transistors dont sont effectuées des coupures à leurs bases. 1.2) PROM à s ou FPROM (Programmable Read Only Memory ou Fuse PROM) Réalisée à partir de transistors bipolaires dont leurs liaisons entre l'émetteur et la colonne sont effectuées par l'intermédiaire d'un. 1.3) EPROM (Erasable Programmable Read Only Memory) Elles possèdent les avantages de la PROM avec un plus, qui est l'effacement des données par l'utilisateur. Les mémoires Page - 3 -

4 Le terme EPROM correspond à un ensemble de composants. Abusivement on utilise ce terme pour les UVPROM. 1.4) OTP MEMORY (One Time Programmable MEMORY) - programmable une seule fois à l aide d un programmateur (Rem : On utilise souvent le terme PROM pour l ensemble (PROM, FPROM, OTP). - mémoire en technologie MOS Souvent c est une UVEPROM mais en boîtier plastique sans fenêtre de quartz (Le coût en est ainsi réduit). Elles remplacent donc les UVPROMs lors d une production en grande série après avoir développé une pré série avec des UVPROMs. Elles sont compatibles broches à broches avec les UVPROMs. 1.5) UVPROM (EPROM effaçable par une exposition aux ultraviolet U.V.) Ce type de mémoire est placée dans un boîtier céramique avec fenêtre de quartz (windowed) - effaçable aux U.V. - effacement de la mémoire toute entière - constituée de transistors MOS dont la grille est isolée - 10 à 20 minutes pour effacer sous une source d'u.v. (effaceur) - haute tension de programmation environ 12,5 à 25 volts - temps de programmation relativement long (environ 50 ms max. par octet, Ex : pour une soit 32 K Octet x 8 bits, il faut 32*1024*50ms = 1638s = 27 mn). Les constructeurs de mémoires développent des algorithmes de programmation rapide afin de diminuer le temps de programmation. 1.6) EEPROM ou E2PROM (Erasable Electricaly PROM) - effaçable électriquement - coût de fabrication élevé entraînant des capacité réduites - effacement adresse par adresse possible ou par bloc - comme une mémoire flash mais avec un temps d écriture beaucoup plus long (>15mS). Il existe des mémoires EEPROM à accès parallèle et des mémoires EEPROM à accès série. à Pour celle à accès parallèle, les données entrent et sortent sous la forme d un octet. Pour celles à accès série, les données entrent et sortent en série en commençant par le bit de poids fort des octets. La liaison série utilisée est de type synchrone (SPI ou I2C). Dans ce cas, ces mémoires sont intéressantes par leur faible encombrement (boîtier DIP8), puisque l adresse et la donnée sont transmise sous forme série. Toutefois le temps d accès au données est alors relativement long. 1.7) EPROM FLASH - effaçable électriquement - écriture plus rapide que les EEPROM - mais effacement de toute la capacité de la mémoire en un coup. - prix plus faible que les EEPROM - haute tension de programmation environ 12 volts Les mémoires Page - 4 -

5 C.II) Les RAMs : Mémoire Vive, la RAM (Random Access Memory) Les mémoires RAM sont volatiles et à accès direct (Accès aléatoire en lecture ou écriture). Dans cette catégorie de mémoires on trouve : Les mémoires RAM statiques (SRAM) dans lesquelles les informations sont mémorisées par une bascule de type D et conservées tant que l'alimentation est présente (mémoire volatile), elles sont réalisées en technologie MOS ou bipolaire. Les mémoires RAM dynamiques (DRAM) qui utilisent un condensateur comme cellule mémoire (un bit mémorisé) de l'information. Cette information tend à se dégrader à cause des courants de fuites, ce qui nécessite un rafraîchissement périodique. C'est l'espace de travail pour les ordinateurs. C'est là que se recopient le système d'exploitation et les applications (programmes), stockés sur le disque dur, et ou sont transformés vos documents avant sauvegarde sur une mémoire de masse. Pour les systèmes micro industriels c est l emplacement des données appelées variables. Ces données peuvent correspondre à des variables globales ou locales du programme, ou à des données de transmission ou de traitement (acquisition, valeurs de sortie). Avantages : Ces mémoires sont rapides, voir même très rapide pour les SRAM = RAM statique), ou elles peuvent atteindre de grandes capacité dans le cas des DRAM = RAM dynamiques. Inconvénient : Elles sont volatiles. Lorsque l alimentation est coupée, les informations qu'elles contiennent disparaissent. Cas particuliers et applications : 1) SRAM = Static RAM. Elles sont très rapides, mais de capacité réduite et de coût élevé. (Ex : qq 100KO avec 50 ns de temps d accès). Elles sont souvent facile à mettre en œuvre d un point de vue connexion. Application : Mémoire d oscilloscope numérique, mémoire cache d ordinateur 2) DRAM = Dynamic RAM. Elles permettent d obtenir des capacités importantes (sous forme de modules mémoires appelés barrettes). A une date donnée, leur capacité est souvent plus de 1000 fois la capacité des SRAMs, mais pour des temps d accès parfois 10 à 20 fois supérieurs. Le système micro doit être conçu pour assurer le rafraîchissement de ces mémoires de manière régulière. Cette tâche est maintenant facilité, car les composants nécessaires au rafraîchissement sont souvent intégrés aux modules mémoires (compteurs d adresses). Toutefois elles sont difficile à gérées, il est souvent préférable de les associer à un circuit spécialisé de gestion assurant le décodage et les opérations de multiplexage des adresses etc (On utilise des circuits logiques programmables, CPLDs, FPGAs ). 3) NOVRAM = (Non volatile RAM). Mémoire de type SRAM associée à une pile de sauvegarde, ou système de transfert vers une mémoire morte de type FLASH. Leur coût à capacité égale est supérieur aux SRAMs. Elles sont donc limitées aux applications micro contrôleurs industriels ou il est indispensable de ne pas perdre les données. Les mémoires Page - 5 -

6 Rem : Les boîtiers utilisés pour les mémoires correspondaient aux divers boîtiers utilisés pour les circuits intégrés DIP SO, SOP, SOIP, SOIC, PLCC, LCC. Les grandes capacitées des mémoires DRAM ont nécessitées des boitiers sous forme de barrettes (ou modules) SIP ou SIMM (30 broches), LSIM (72 broches), DIMM (168 broches), et même DDR DIMM (Double Data Rate en DIMM 184 broches), Depuis quelques années le développement des appareils photos numériques a permis le développement de mémoires non volatiles de type NOVRAM, EEPROM ou FLASH de grande capacité (Compact FLASH, Smart MEDIA etc...). Compact FLASH Smart MEDIA Les mémoires Page - 6 -

7 D) Technologie de fabrication des mémoires numériques ou digitales: D.1.) Organisation des mémoires à semi-conducteur. L'ensemble des mémoires à semi-conducteur utilisent un élément de base appelé point mémoire ou bit. Ces points mémoire sont réalisés de différentes façon suivant le type de mémoire (SRAM, DRAM, ROM, EPROM, EEPROM...). La réalisation d'un point mémoire entraîne une surface plus ou moins grande suivant le type de mémoire et conditionne les capacités maximales réalisables dans chaque type de mémoire. Les points mémoire sont organisés en tableau (matrice) de n ligne et m colonnes pour obtenir une capacité mémoire importante (n * m bits). La gestion de ces lignes et colonnes nécessite différentes fonctions ou blocs internes, en principe au nombre de 5: - 1) La matrice de point. - 2) Le décodeur ligne "démultiplexeur". - 3) Le multiplexeur colonne. - 4) Les circuits d'entrée sortie des données (Formés d'amplificateurs trois états). - 5) La logique de contrôle permettant le fonctionnement de l'ensemble, à partir des signaux de sélection (/CE Chip Enable ou /CS Chip Select), /OE Output Enable, R/ W Read / Write, et éventuellement RAS et CAS pour les RAM Dynamiques). Organisation matricielle des mémoires à semi-conducteur A0 A1 Ai Décodeur ligne Démultiplexeur 2 Sélectiond'une ligne ligne1 ligne2 colonne1 Points mémoires col 2 col 3 colonne m 1 Matrice de points mémoire EN, (/RAS) ligne n Ai+1 Ai+2 Ai+k EN/ (/CAS) Multiplexeur Sélection de x colonnes parmi m=x.2 k 3 /CE /OE R/W (/RAS) (/CAS) EN, (/RAS) EN/ (/CAS) Logique de contrôle 5 EN /OE Circuits d'entrée sortie des données Q0 Q1 Q(x-1) 4 a) Description des points mémoires élémentaires: Dans les PROMs le point mémoire est réalisé soit par s métalliques (Ni-Cr ou Ti), soit par s silicium, soit par jonctions court-circuitées. Pour les jonction court-circuitées, à la livraison chaque liaison est formée de 2 jonctions en sens inverse en série (équivalent à un circuit ouvert). La mise en avalanche d'une jonction la court-circuite (fusion => chemin conducteur). Les points mémoires sont organisés en matrice (Voir paragraphe suivant sur l'organisation des points mémoire). Chaque point est à l'intersection d'une ligne et d'une colonne, afin d'obtenir un nombre de point mémoire très important (nombre de point = produit des lignes et des colonnes). Les mémoires suite2.lwp Page - 7 -

8 Chaque point permet d'établir un état logique 0 sur la colonne qui lui correspond lorsque la ligne qui le commande est sélectionnée, et que la liaison par le ou la jonction sont présent. Lorsque le à été programmé (=> détruit), la sélection de la ligne ne permet pas au transistor d'imposer l'état bas. La résistance de tirage de la colonne maintient alors l'état haut. Rem: Ces mémoires existent aussi en MOS. Le principe reste le même mais le transistor bipolaire est remplacé par un transistor MOS. La résistance est également remplacée par un MOS en générateur de courant. Point mémoire d'une PROM décodage ligne +5V colonne ligne Pour les mémoires SRAMs le point mémoire est équivalent à une bascule D (à 4 ou 6 transistors). Le point mémoire est alors ré-inscriptible en positionnant la bascule à l'état désiré en sélectionnant sa ligne, un circuit de lecture écriture vient soit lire l'état de la Point mémoire +5V colonne n (ou /n) ou impose les d'une SRAM MOS en MOS en générateur états des colonnes N et /n. La générateur de courant de courant bascule adopte alors cet état décodage ligne Q3 Q4 ligne logique, et le conserve même Q5 Q6 lorsque la ligne est désélectionnée. Le point mémoire est donc MOS MOS canal N canal N MOS RW, et de plus statique, mais canal N MOS canal N Q1 Q2 les dimensions d'un tel point mémoire empêchent d'obtenir Col n Col /n des capacités importantes dans colonne n et /n vers circuits de lecture écriture un espace réduit. Rem: Les transistors Q1 et Q2 sont dit actifs, ce sont eux qui permettent le changement d'état de la bascule (FLIP FLOP), Q3 et Q4 sont utilisés comme générateurs de courant (équivalent à une résistance de tirage ou charge). Les transistors Q5 et Q6 permettent d'isoler le point mémoire lorsque la ligne n'est pas sélectionnée, ou au contraire de relier le point mémoire aux circuit de lecture / écriture lorsque la ligne est sélectionnée. Dans ce cas l'information R/ W place les circuits de sortie de la mémoire en lecture (Read) ou écriture (Write). Dans le cas des mémoires dynamique (DRAM) le point mémoire se limite à un transistor MOS et un condensateur de très faible valeur. Point mémoire d'une DRAM Le principe de fonctionnement de la cellule mémoire est assez simple : l'écriture respectivement d'un 1 ou d'un 0 consiste à charger ou à décharger le condensateur en rendant le transistor MOS conducteur. Une logique (amplificateur détecteur) permet de lire ou d'écrire l'état logique de ce condensateur. Il est possible d'obtenir une grande intégration car le point mémoire est de dimension très faible, et il est facile de multiplier ce motif. L'inconvénient est la perte progressive de la charge des condensateurs de mémorisation, donc perte de l'état logique mémorisé. Il est donc nécessaire de procéder régulièrement à un rafraîchissement des points mémoires. Les mémoires suite2.lwp Page décodage ligne condensateur de mémorisation MOS canal N ligne colonne vers ampli détecteur pour lecture, écriture et rafraichissement

9 Remarque: Le condensateur est automatiquement rechargé lors d'une lecture, par le principe de l'ampli détecteur. Lors d'une écriture la broche de donnée (I/O) recopiera sont état logique sur le condensateur Cn en fermant les interrupteurs (transistors MOS) Qad1 et Qn. Lors d'une lecture ou d'un rafraîchissement on ferme Qn, Qad2 et Qad1. Ainsi A1 sert de comparateur et A2 d'amplificateur assurant la recharge du condensateur. Ampli détecteur (DRAM) décodage ligne et colonne Qn Cn condensateur de mémorisation point mémoire Qad1 A1 A2 Qad2 I/O ampli détecteur pour lecture, écriture et rafraichissement Une fois chargé à 5 V, le condensateur a une tension Vc qui chute à cause de sa très faible valeur, de sa propre résistance de fuite et de la résistance non infinie des interrupteurs Ohms. Au bout d'un certain temps (autour de 20 ms) sa tension a chuté de moitié et donc l'information (qui était un 1) sera vu après ce temps comme un 0. La donnée est perdue. Il est donc nécessaire de rafraîchir à intervalles réguliers les données. Si la tension Vc est supérieure à 2,5 V alors S =5V (S : tension en sortie de Qad2) et sinon S=0V. C'est son principe de fonctionnement qui a donné le nom à la DRAM (Dynamic RAM). Dans les premières mémoires DRAM, il fallait par un circuit extérieur à la mémoire (circuit dédié ou microprocesseur) faire une lecture de toutes les cases mémoires (rafraîchissement) toutes les 20 ms. Aujourd'hui les mémoires DRAM possèdent leur propre circuit de rafraîchissement interne. Cette opération est donc devenue en partie transparente pour l'utilisateur. De part sa structure la DRAM fournit une grande capacité mémoire et donc demande un grand nombre de broches sur le bus d'adresse. Ainsi pour éviter l'utilisation de boîtiers ayant un nombre de broches importants, on a décidé de diviser par 2 le nombre de broches d'adresse. L'adresse complète est fournie en deux fois: Adresse de ligne validée par /RAS (Row address strobe), puis adresse de colonne validée par /CAS (column address strobe). Les chronogrammes ci-dessous montrent la gestion en lecture et écriture des mémoires DRAMs. Pour le cycle de lecture, le signal /WE reste à l'état haut. Les mémoires suite2.lwp Page - 9 -

10 Dans les deux cycles, l'adresse complète délivrée par le microprocesseur est fournie en deux parties par des multiplexeurs 2 vers 1, tout en générant les signaux /RAS et /CAS. Le front descendant de ces signaux permet à la mémoire de démultiplexer l'adresse délivrée par le micro. Toute la logique nécessaire au fonctionnement des mémoires dynamiques (décodage, multiplexeur, séquenceur...) Est de plus en plus souvent confiée à un circuit logique programmable (FPGA). Dans le cas des ordinateurs de type PC, cette tâche est confiée à un circuit FPGA dédié appelé "ChipSet", adapté à chaque évolution de processeur et de téchnologie de mémoires. Avant 1990, la technologie des DRAMs n'avait pas évolué. Seule la capacité mémoire augmentait et le temps d'accès était passé de 150 ns à 80 ns. Depuis le début des années 90, le marché des mémoires DRAM est en pleine effervescence. En effet, voyant que le temps d'accès, de par la technologie employée, ne pouvait pas être diminué de façon significative, les constructeurs ont cherché à améliorer la technique d'accès aux données. Depuis 1995, le rythme des nouvelles technologies annoncées s'est accéléré. On compte actuellement plusieurs technologies sur le marché: DRAM classiques, EDO, SDRAM, DDRAM, RAMBUS... boîtier SIMM ou DIMM Les mémoires DRAM sont principalement utilisées dans les PC sous forme de barrettes. Il existe 2 types de barrettes mémoires : Les barrettes SIMM : à l'origine (PC386), les premières barrettes SIMM comportaient 30 broches et devaient se placer par quatre (chaque barrette faisait 8 bits de données ) pour un bus de 32 bits. Avec l'arrivée des PC 486 et PENTIUM, sont apparues les barrettes SIMM 72 broches. Bus de données sur 32 bits + bus d'adresse sur 32 bits (possibilité d'adresser 4 Go) + bus de contrôle. Sur les cartes mères Pentium il fallait placer les barrettes SIMM par paires (bus de données sur 64 bits). Depuis 1995 et les nouvelles cartes mères à base de Pentium II, sont apparues les barrettes DIMM 168 broches. Bus de données sur 64 bits + bus d'adresse sur 32 bits + signaux de contrôle. Le bus de données peut être complété avec des bits supplémentaires de correction d'erreur (8 bits de parité impaire ou code ECC Error Code Check ). Les barrettes sont alimentées en 5V ou en 3,3V. Les mémoires suite2.lwp Page

11 b) Organisation des points mémoires: Dans tous les cas ces points sont organisés en lignes et en colonnes afin d'obtenir des capacités importantes. Une partie des adresses de la mémoires permettent la sélection d'une ligne unique parmi n lignes à l'aide d'un démultiplexeur 1 parmi n. De même l'autre partie des adresses permet la sélection d'une ou de plusieurs colonnes. Si la mémoire délivre une donnée sous forme d'octet, il faut donc un Organisation matricielle des points mémoire d'une PROM A0 A1 +5V +5V +5V décodage ligne colonne1 colonne2 colonne m ligne1 Démultiplexeur Sélectiond'une ligne ligne2 Fusible détruit ou défaut de métallisation dû au masque Ai ligne n EN /CE Ai+1 Ai+2 Ai+k EN /OE Multiplexeur Sélection de x colonnes parmi m=x.2 k /OE Q0 Q1 Q(x-1) multiplexeur de sortie fournissant 8 colonnes parmi m. Si le nombre de fils d'adresses de ce multiplexeur est k, il y a alors m = 2 k colonnes. Rem: 2 broches de contrôle sont présentes dans les mémoires: /CE (ou /CS) Chip Enable ou Chip Select, permet la sélection ou la désélection du boîtier complet. /OE (Output Enable) permet la mise en basse ou en haute impédances des tampons de sortie, et permet ainsi la lecture de la mémoire (Si /CE est aussi actif). Important: Lorsque le boîtier est désélectionné (/CE inactif), il est fréquent d'obtenir une consommation inférieure. Il est donc intéressant d'utiliser cette broche pour la commande par le décodage d'adresse, afin de réduire la consommation. Malheureusement le temps d'accès aux données est alors souvent supérieur si la commande est réalisée par la broche /CE, que si la commande est effectuée par /OE. Les mémoires suite2.lwp Page

12 (Voir DOc AMD Am27C256 page 2-33, Dans le tableau PRODUCT SELECTOR GUIDE ci-dessous). Pour Une Am27C (120ns), le temps d'acces t acc est de 120ns si la commande est effectuée par /CE. Alors que t acc est de 50ns si la commande est faite par /OE. Par contre (Voir page 2-40) les courants I cc1 à I cc3 montre qu'en mode standby le courant reste inférieur à 1mA (/CE = V IH ), alors qu'en mode actif I cc1 = 25mA (/CE = V IL ). Dans toutes les mémoires une logique de sélection permet de mettre en relation un certain nombre d'éléments (bit) avec la (ou les) broche(s) de donnée(s) de la mémoire. Le mot mémoire appelé aussi case mémoire correspond à une adresse définie, soit en parallèle par démultiplexage des fils d'adresses de la mémoire, soit en série par une procédure séquentielle (interface série SPI, I2C...). Organisation d'une Mémoire de type parallèle (Ex: ROM). On remarque les sorties (DQ0 à DQ7) en provenance des buffers de sortie (Output Buffers). La matrice est indiquée par ( Bit Cell Matrix) ce qui correspond à: 256 x 1024 bits. Pour lire la donnée correspondant à 1 octet, il faut donc disposer une adresse sur les fil de A0 à A14. Une partie de ces fils d'adresses permettent la sélection d'une ligne de la matrice par le décodeur (X Decoder). Les autres fils d'adresses restants permettent à l'aide du décodeur (Y Decoder), la sélection des 8 colonnes correspondant à l'octet désiré sur la ligne sélectionnée de la matrice. La donnée n'apparaîtra en sortie que si les broches OE et CE sont actives (donc ici à l'état bas). Les mémoires suite2.lwp Page

13 Convention de représentation des chronogrammes pour la gestion des mémoires.. Le tableau ci-contre montre les conventions de représentation utilisées par les constructeurs de mémoire, afin de spécifier aux utilisateurs les conditions de fonctionnement limites de leurs circuits. (Extrait de la documentation: Am27C256 De chez : AMD Chronogrammes en lecture de l'uvprom Am Les mémoires suite2.lwp Page

14 1. Technologie de fabrication des mémoires EEPROM Les EEPROM peuvent être programmées et effacées électriquement. Ci dessous on peut voir la structure flotox (Floating Gate Tunnel Oxyde). Dans les EEPROM la faible l'épaisseur de l'oxyde entre la grille flottante et le silicium (quelques dizaines de nanomètres) rend facile l'élimination par voie électrique des électrons piégés dans la grille flottante L'oxyde est de 15 nm environ au niveau du drain, et les électrons peuvent alors voyager dans les deux sens par effet tunnel à travers la couche d'oxyde (SIO 2 ) sous l'effet d un champ électrique issu d'une tension de +/- 20 V durant 10 ms. (Structure FLOTOX Source ST Microelectronics). Pour bloquer un transistor, la source et le drain sont mis à la masse, et une impulsion de tension positive est appliquée entre la seconde grille en Si polycristalin (+VG) et la masse, des électrons issus du drain traversent la mince couche d'oxyde et viennent se piéger dans la grille flottante (au centre). De même que pour les EPROM, l'accroissement de tension de seuil qui en résulte pour la deuxième grille interdit au MOS de devenir conducteur au cours d'une lecture ultérieure tant que des électrons sont piégés dans la grille flottante. Pour supprimer ce blocage du transistor la seconde grille (VG) et la source sont mises à la masse, et l'impulsion de tension est appliquée entre drain et masse; les électrons précédemment piégés dans la grille flottante transitent en sens inverse à travers l'oxyde mince et la tension de seuil redevient normale. La possibilité de reprogrammer facilement les EEPROM (voir les mémoires flash) justifie le succès de ce type de point mémoire Organisation des cellules mémoires (doc Intel, DATA BOOK Applications 1981): Pour effacer un bit, on place une tension de 20v sur la ligne et 0v sur la colonne. Pour écrire un bit la colonne est placée sous une tension de 18 à 20v et la ligne à 0v. Les mémoires suite2.lwp Page