Évolution du marché des systèmes électroniques (besoins)

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1 Évolution du marché des systèmes électroniques (besoins) On leur demande d offrir : plus de fonctionnalités plus de puissance de calcul une consommation réduite (applications mobiles) une réduction des dimensions géométriques la reconfiguration (adaptation à tous les standards) un coût bas Leur conception doit se faire : rapidement (mise sur le marché rapide (Time To Market)) avec un souci d évolutivité (pour suivre les normes) Mai 2006 Technologies d E/S numériques ; J. WEISS 1 Évolution du marché des systèmes électroniques Les progrès des technologies silicium permettent de répondre à certains de ces besoins : Taille du trait : - 15 %/an Coût du transistor : - 42 %/an N bre Transistors /puce : *2 tous les 2 ans (loi de Moore) Fréquence d horloge : *2 tous les 3 ans (processeurs : *2/an) Exemples (2001) : Pentium 4 : 32 bits, 41 MTransistors, Horloge à 2 GHz FPGA : 10 Millions de portes, Horloge à 500 MHz Géométrie (nm) : la micro-électronique rentre dans l ère de la nano-technologie Source : ITRS 2001 Cela permet d augmenter la part des traitements logiciels, tels que : Vidéo numérique : 8 bits à 13,5 MHz Audio numérique : 16 bits à 48 khz communications (cryptage, modulations, ) Radio logicielle Mai 2006 Technologies d E/S numériques ; J. WEISS 2

2 Évolution du marché des systèmes électroniques Les progrès technologiques sont tels que les pertes de performances sont maintenant imputables aux temps de propagation dans les interconnexions. Limites technologiques : Vitesse de la lumière (dans le vide) : 0,3 m/ps Longueur d onde λ = 10 cm à 3 GHz Contraintes technologiques : Conditions de propagation d onde (adaptation) Puissance : P = α CV 2 f Retard (ps) t pd total Interconnexions Porte 0 0,65 0,35 0,18 0,10 Géométrie (µm) Tant que l on reste sur la puce, les distances à parcourir sont courtes et les capacités mises en jeu sont faibles. Si l on doit échanger des données avec d autres composants, les ordres de grandeurs changent (temps de propagation, puissance, ), ce qui limite les performances potentielles. Exemple : Les processeurs fonctionnent à 3 GHz (T = 333 ps) en interne mais ils communiquent avec l extérieur à 800 MHz au mieux. Mai 2006 Technologies d E/S numériques ; J. WEISS 3 Considérations physiques : Conversion temps - fréquence Les signaux numériques peuvent être périodiques (horloges) ou non ; la bande passante occupée par ces signaux ne dépend que de la raideur des transitions (slew rate) ; on peut retenir la formule suivante : f max 1 1 = t r : temps de montée, t f : temps de descente π min( t, t ) r f Pour une bonne restitution des signaux numériques, il est recommandé de ne pas altérer ni le module ni la phase du signal dans toute la bande. Exemple : temps de transition de 3 ns fmax = 100 MHz Mai 2006 Technologies d E/S numériques ; J. WEISS 4

3 Fonction combinatoire Logique séquentielle synchrone (fondements) Registre A B Q Fonction combinatoire Registre CK T ck CK t cko T ck > t cko+ t comb+ t su t su A ou Q B t comb Sortie d un registre Entrée d un registre t P logique + t P interconnexions Mai 2006 Technologies d E/S numériques ; J. WEISS 5 E/S DDR (Double Data Rate) SORTIE ENTREE Horloge D Q D Q D Q LATCH D Q CLK Horloge Cellule d E/S Cellule d E/S Clock Data0 Data1 Data2 Data3 Data4 Data5 Mai 2006 Technologies d E/S numériques ; J. WEISS 6

4 Accès à un composant Rupture d impédance Énergie incidente Énergie réfléchie Énergie transmise Durée d impulsion : τ Temps de Propagation : t PD τ > t PD (R L > Z C ) τ < t PD (R L > Z C ) Trajet multiple Mai 2006 Technologies d E/S numériques ; J. WEISS 7 Modélisation d un boîtier Plan d Alim (V CC PCB) Puce V CC Puce Structure physique Signal G ND Puce di V = L dt Plan de Masse dv i = C dt (G ND PCB) Modèle SPICE L 1 C, t d L 2 Mai 2006 Technologies d E/S numériques ; J. WEISS 8

5 Modélisation d une connexion Puce Broche du Boîtier Piste PCB Fil de Bounding Sortie CI 1 Modèle du boîtier Ligne de transmission Modèle du boîtier Entrée CI 2 Mai 2006 Technologies d E/S numériques ; J. WEISS 9 Câble Coaxial Propagation (Technologie TTL) E A B Impédance : 138 D Z0 = log ε d r E Coaxial 50 Ω : C = 100 pf/m ( L Z ) 0 = C T pd = 5 ns/m 5 V 0 t A 0-2 V t B 5 V 0-2,5 V t Mai 2006 Technologies d E/S numériques ; J. WEISS 10

6 Propagation d une onde (exemple d une ligne Micro Strip) Micro Strip Connecteur Discontinuité capacitive Discontinuité inductive Circuit ouvert Volts Échelon incident Temps Aller - Retour Mai 2006 Technologies d E/S numériques ; J. WEISS 11 Lignes de transmission Fil au dessus de la masse = 50 Ω à 150 Ω t pd = 3,9 à 5,4 ns/m Paire torsadée = 80 Ω à 130 Ω t pd = 3,9 à 4,8 ns/m Câble Coaxial = 50 Ω t pd = 3,9 à 4,8 ns/m Microstrip = 30 Ω à 150 Ω t pd = 5,4 ns/m Signal Plan de Masse Nappe = 40 Ω à 120 Ω t pd = 3,9 à 4,8 ns/m Stripline = 20 Ω à 100 Ω t pd = 6,9 ns/m Signal Plan de Masse Mai 2006 Technologies d E/S numériques ; J. WEISS 12

7 Interfaces d E/S rapides GTL GTL+ HSTL Classe I HSTL Classe IV Mai 2006 Technologies d E/S numériques ; J. WEISS 13 APEX 20K IOE Nom Vref VCCO VTT Vdiff Z0 Tol. 5V LVTTL N/A 3,3 - OUI LVCMOS N/A 2,5 - OUI PCI 5 V N/A 5 - OUI PCI 3,3 V N/A 3,3 - NON GTL 0,8-1,2 1,2 50 NON GTL + 1-1,5 1,2 50 NON HSTL Classe I 0,75 1,5 0,75 0, NON HSTL Classes III & IV 0,9 1,5 1,5 0, NON SSTL3 1,5 3,3 1,5 0, NON SSTL2 1,25 2,5 1,25 0, NON CTT 1,5 3,3 1,5 0, NON AGP 1,32 3,3-0, NON LVDS 1, , NON LVTTL : Low Voltage TTL LVCMOS: Low Voltage CMOS LVDS : Low Voltage Differential Signalling PCI : Peripheral Component Interface GTL : Gunning Transceiver Logic HSTL : High Speed Transceiver Logic SSTL : Stub Series Terminated Logic CTT : Center Tap Terminated AGP : Accelerated Graphics Port Mai 2006 Technologies d E/S numériques ; J. WEISS 14

8 E/S LVDS : exemple à 1Gbits/s (format : 1 Start, 8bits de données, 1 Stop) Lignes LVDS 1Gbits/s Désérialiseur (x8) Zone FPGA (logique programmable) Sérialiseur (x8) Lignes LVDS 1Gbits/s 100 MHz 1 GHz PLL (LVDS) 125 MHz 1 GHz PLL (LVDS) 100 MHz Mai 2006 Technologies d E/S numériques ; J. WEISS 15 Transmission unifilaire 100 MHz 250 MHz Transmissions : limitations Limitation à ~ 300 MHz due au bruit Transmission différentielle (LVDS) 100 Mbps 250 Mbps 500 Mbps 750 Mbps 1 Gbps Limitation à ~ 1 Gbits/s due au biais (skew) de l horloge Transmission différentielle avec horloge mixée (CDR) CLOCK CLOCK CLOCK CLOCK CLOCK CLOCK CLOCK CLOCK CLOCK CLOCKCLOCKCLOCKCLOCK 100 Mbps 250 Mbps 500 Mbps 750 Mbps 1 Gbps La limitation est repoussée (~ 3 Gbits/s en 2002) Mai 2006 Technologies d E/S numériques ; J. WEISS 16

9 Clock Data Recovery (CDR) La signalisation différentielle autorise des fréquences plus élevées avec moins de lignes et une meilleure immunité au bruit Data Clock X 1 paire différentielle Data + Clock Clock Recovery Unit Data Clock Insertion de l horloge dans le flux Transmission d un seul flux Récupération de l horloge à partir du flux Mai 2006 Technologies d E/S numériques ; J. WEISS 17 Emission CDR Données sur M Bits Symbole sur J Bits Flux série de données encodées Encode Sync Parallel to Serial Horloge symbole interne J PLL Horloge de transmission Horloge de référence Logique Programmable Circuiterie dédiée Mai 2006 Technologies d E/S numériques ; J. WEISS 18

10 Réception CDR Flux série de données encodées Serial to Parallel Données sur J Bits Sync Données sur J Bits resynchronisées Align Symbole sur J Bits Decode Données sur M Bits Clock Recovery PLL Horloge de référence J Horloge reconstituée Circuiterie dédiée Horloge symbole interne Horloge reconstituée (vers le cœur) Logique Programmable Mai 2006 Technologies d E/S numériques ; J. WEISS 19 E/S sur MERCURY Standard d E/S Applications Débit (approx.) LVDS + CDR Line Side & Backplane 1.25 Gbps LVPECL + CDR Clock Distribution 1.25 Gbps PCML + CDR High Speed 1.25 Gbps LVDS Backplane & Point to Point 840 Mbps 1.5V HSTL I, II Cache RAMs/ QDR SRAMs MHz SSTL-3 I, II SDRAMs MHz SSTL-2 I, II DDR SDRAMs Mbps GTL+ Backplane Driver 200 MHz 3.3V 1x/2x AGP Graphic Processors 66 MHz CTT JEDEC Standard N/A 3.3V PCI PC, Embedded 64 / 66 MHz 3.3V PCI-X PC, Embedded 64 / 133 MHz 3.3,2.5,1.8V LVTTL General purpose 250 MHz Type de mémoiremoire V CCIO (I/O Stds) Perf. ZBT SRAMs 3.3 V / 2.5 V LVTTL 200 MHz QDR SRAMs 1.5 V HSTL 664 Mbps DDR SRAMs 1.5 V HSTL 332 Mbps DDR SDRAMs 2.5 V SSTL-2 (I/II) 332 Mbps SDR SDRAMs 3.3 V SSTL-3 (II) 166 MHz Sync. SRAMs 3.3 V / 2.5 V LVTTL 166 MHz Mai 2006 Technologies d E/S numériques ; J. WEISS 20