CMS France Etat des TCC. Électronique hors détecteur (OD) du calorimètre électromagnétique (ECAL) de l expérience CMS (CERN)
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- Mireille Ruel
- il y a 8 ans
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1 CMS France 2004 Etat des TCC Électronique hors détecteur (OD) du calorimètre électromagnétique (ECAL) de l expérience CMS (CERN) Electroniciens : M. Bercher,, Y. Geerebaert,, A. Karar,, L. Zlatevski + N. Cardoso Physiciens : P. Busson,, P. Paganini Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 1/23
2 Etat des TCC Qu est-ce qu une TCC? Réalisation et tests d un prototype 24 voies Conception de la version 68 voies Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 2/23
3 Environnement de la carte TCC Tour de déclanchement 25 cristaux (TT) CCS (CERN) OD SLB (LIP) TTC Regional CaloTRIGGER TCS khz Déclanchement de premier niveau (L1A) TCC (LLR) Primitives de Mbits/s Données des (Xtal Datas) SRP (CEA DAPNIA) Classification des tours de déclanchement (TTF) Indicateurs de lecture sélective (SRF) Global TRIGGER Trigger Concentrator Card Synchronisation & Link Board Clock & Control System DCC (LIP) DAQ Selective Readout Processor Data Concentrator Card Timing, Trigger & Control Auteur : R. Alemany LIP Trigger Control System Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 3/23
4 Réception série : solutions comparées Composant Récepteur 16 bits 40 MHz Avantages: Faible latence ~ 3 périodes Inconvénients: Nombre de composants Consommation électrique Coût Récepteur intégré au FPGA Auteur : T. Romanteau LLR Avantages: Nombre de composants Consommation électrique Coût Inconvénients: latence élevée ~ 25 (9) périodes Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 4/23
5 Composition de la carte TCC68 Carte VME 9U (2 slots) 68 entrées 800 Mb/s =un supermodule (68 TT) 9 cartes filles SLB 6 récepteurs optiques 12 voies 72 désérialiseurs faible latence 6 FPGA (957 broches) 1 FPGA avec sérialiseur intégré 1 circuit TTCrx (interface CCS) // Datas // Datas // Datas // Datas ALTERA FPGA for VME Clock Fanout 1:90 P1 P0 P2 Circuits de distribution d horloge 1 FPGA (VME64x «plug & play») Principaux problèmes : Densité d interconnexions, consommation électrique (~130W), distribution d horloge «propre». Transciver E/O To SRP // Datas // Datas XILINX FPGA Virtex2 pro TTCrx Chip From CCS To DCC OD Connector Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 5/23
6 Composition de la carte TCC24 Carte VME 6U (2 slots) 24 entrées 800 Mb/s 3 cartes filles SLB 2 récepteurs optiques 12 voies 24 désérialiseurs faible latence // Datas // Datas Analyseur logique ALTERA FPGA for VME P1 P0 2 FPGA (957 broches) Circuits de distribution d horloge 1 FPGA (interface VME64x) Clock Fanout 1:90 P2 Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 6/23
7 TCC24 (Trigger Concentrator Card 24 channels) 24 voies série // Sorties vers Analyseur logique QPLL La TCC24 en chiffres : Plus de 900 composants Plus de 4500 connexions Plus de 4200 vias dont ~300 µ-vias Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 7/23
8 Vue en coupe du circuit imprimé (PCB) de la TCC via adapté en impédance (50 ohms) Lignes différentielles pour signaux rapides (800 Mb/s) PCB 10 couches Classe 6 (120µm) µ-vias laser Vias adaptés 50Ω 366 x 400 mm Épaisseur : 2mm Isolant HTG 180 µ-via percé au laser (120 µm) Composant BGA 957 pins Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 8/23
9 Test de la carte TCC24 Tests effectués : Mesure de la consommation électrique Mesure de la latence Mesure du taux d erreur binaire (BER) Mesure directe Evaluation à partir de la gigue Evaluation à partir du diagramme de l œil Basic Synoptic : TCC Tester Optical Input patterns Output patterns TCC 24 Logic Analyser GOL Test Board Electrical Input patterns Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 9/23
10 Outils de test : la carte TCC-Tester Tester Mémoires GOL 3 modules x 3 NGK x 8 sorties optiques = 72 sorties optiques NGK TCC Tester = clone de la DCC-Tester (LIP) Transmet des données séries chargées en mémoire En cours de programmation (Nuno Cardoso) pour simuler 72 voies de l électronique frontale Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 10/23
11 Outils de test : la carte de test GOL Carte de test GOL Génère un compteur 16 bits Les données sont émises par un GOL sur une ligne LVDS à 8OOMb/s Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 11/23
12 Matériel du banc de test TCC24 Matériel utilisé : 1.Oscilloscope numérique LeCroy Wavemaster 8600A, bande passante : 6 GHz, échantillonnage : 20 GS/s 2.Convertisseur O/E OE455, bande passante 3.5 GHz, λ = nm 3.Sonde différentielle active D300, bande passante 4 GHz Merci beaucoup à LeCroy qui nous ont gracieusement prêté le matériel le temps des tests. Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 12/23
13 Banc de test TCC24 Oscilloscopes numériques rapides TCC Tester Analyseur logique Alimentations GOL Test Board TCC 24 Fibres optiques Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 13/23
14 Mesure de consommation électrique TCC 24 current (A) TCC68 current (A) component Voltage 1,5 1,8 2,5 3,3 5 1,5 1,8 2,5 3,3 5 NGK 0,81 2,43-5,76 17,28 FPGA XC2V2000 0,8 0,2 2,4 0,6 FPGA Virtex2pro X X 0,5? Sytem ACE 2? 2? SLB 0,6 4,5 1,8 13,5 Buffer tri-state VME 0,15 0,15 Mémoire de config.?? HFBR-5710L X 0,44 altera VME 0,1 0,1 QPLL?? NB100LVEP224 0,2 0,2 MC100EPT26DT total (A) total (watts) Estimation TCC 24 : V avec 3 SLBs sans SLB = 7.36 A Mesure TCC 24 : 7.3 A 1,3 2 0,6 46,914 0,14 11,86 0 2,9 2 1,8 128,346 0,42 35,12 PCB dimensionné pour la consommation de la TCC68. Remplit les spécifications des châssis OD ECAL 0 Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 14/23
15 Mesure de la latence des liens série (1) GOL TCC Tester NGK Tx NGK Rx Agilent FPGA TCC 24 Master transition (CIMT): b 4b Signal sur le lien optique Signal reçu très propre 0.95 c.u. Mot série 0x8FB c.u. Mot 0x8FB5 disponible sur le bus parallèle Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 15/23
16 Mesure de la latence des liens série (2) Fibre optique : 4 m Budget temps alloué : 7 clock unit GOL TCC Tester NGK Tx ~0.8 c.u. NGK Rx Agilent FPGA TCC c.u c.u. Latence TCC: Désérialisation <2.48 clock unit Latence conversion série-parallèle: ~2,5 périodes d horloge + re-synchronisation sur l horloge LHC = 3 (4) périodes d horloge - Budget temps alloué 7 périodes d horloge Reste pour le traitement dans le FPGA 4 (3) périodes d horloge (estimation : 2) Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 16/23
17 Mesure du taux d erreur binaire (BER) 23 liens optiques actifs VHDL dans FPGA : Logique de comparaison des données reçues avec celles attendues TCC Tester erreurs GOL Test Board 1 lien électrique à tester TCC 24 Analyseur logique A fonctionné en continu à 800Mb/S pendant 145 Heures sans erreur : BER < (moins d une erreur toutes les 1 35 dans CMS) (avec 5464 liens optiques actifs) Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 17/23
18 Estimation du BER par la gigue d horloge (1) Distribution d horloge sur la carte TCC Lignes différentielles LVDS ou LVPECL Lignes unipolaires LVTTL MC100EPT26 PECL TTL CLK Selection 1:2 24 ps AGILENT AGILENT AGILENT AGILENT AGILENT AGILENT RxClk 19 ps external CLK (50 Ω) external CLK QPLL 51 ps 19 ps NB100LVEP224 CLK Distribution 1:24 x12 x7 19 ps x12 MC100EPT26 PECL TTL 1:2 x72 AGILENT AGILENT AGILENT VIRTEX2 x6 + 1 V2pro MC100LVEP111 CLK Distribution SLB 1 x9 (Cf. AN1568/D) 1:10 SLB 9 VIRTEX2 Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 18/23
19 Estimation du BER par la gigue d horloge (2) Gigue sur l horloge récupérée des données (RxClk) très faible ~20 ps From AGILENT AN ,25 ns 62 σ BER << ( σ 80ps) Le taux d erreur binaire estimé est très bas. 20 ps 20 ps Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 19/23
20 Estimation du BER par le diagramme de l œil (1) NGK Entrée AGILENT après conversion O/E Agilent Oeil très ouvert!!! BER estimé par l oscilloscope très bas!! Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 20/23
21 Estimation du BER par le diagramme de l œil (2) NGK Entrée AGILENT après conversion O/E Agilent Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 21/23
22 Estimation du BER par le diagramme de l œil (3) NGK Entrée AGILENT après conversion O/E Agilent Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 22/23
23 Etat des TCC : Conclusion Faible latence de la réception série Tests du prototype 24 voies : OK Conception de la version 68 voies Production et test de 42 cartes en 2005 Yannick Geerebaert LLR / IN2P3 Ecole Polytechnique Palaiseau France 23/23
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