Projets liés à xtca au LLR

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1 Prjets liés à xtca au LLR Labratire Leprince Ringuet LLR Plytechnique IN2P3/CNRS Présenté par : T. ROMANTEAU (LLR)

2 Remplacement des cartes SLB Cartes Trigger pur calrimètre ECAL de l expérience CMS au CERN TCC68/TCC48, cartes de déclenchement de 1 er niveau, dévelppées au LLR standard VME64x 9U, carte multi cuche, haute densité 68 u 48 liens série ptiques à 800 Mbps en entrée, 1 lien série ptique à 1,6 Gbps en srtie Désérialiseur Agilent très faible Latence FPGA Virtex4, Virtex2, Virtex2Pr Trigger Cncentratr Card 68 entries TCC68 36 cartes pur la partie tnneau du détecteur 9 cartes mezzanine SLB par carte TCC68 Trigger Cncentratr Card 48 entries TCC48 72 cartes pur les parties buchns du détecteur 36 avec 3 cartes mezzanine SLB, 36 avec 4 cartes mezzanine SLB Serial Link Bard (SLB), 4 liaisn séries filaire à 1,2Gbps dévelppée à Lisbnne Tranfert en cntinu (40 MHz) des primitives de déclenchement au trigger de niveau supérieur Upgrade des cartes SLB à liaisn filaire vers des cartes OSLB à liaisn ptique Duplicatin des srties vers ancien et nuveau système de déclenchement HL 4 x 1,2Gbps filaire remplacé par (1x 4,8 Gbps ptique) x 2 Cmpatible mécaniquement et électriquement Firmware carte TCCxx puvant évluer Sftware à mdifier 11/05/2012 T. Rmanteau Grupe xtca 2

3 Carte mezzaninetlb Test Link Bard (TLB), une platefrme de R&D pur les liens séries Définitin d un CAD design flw pur Multi Giga Transceiver (MGT) Imprtance des simulatins pur les liens de 4 Gbps à 10 Gbps Grand nmbre de paramètres cnfigurables (CTLE, DFE, FFE), ptimisatin nécessaire Utilisatin de mdèles IBIS-AMI, effets analgique et digital cnjintement mdélisés Méthdlgie de cnceptin du PCB basée sur l intégrité du signal (SI) Cnceptin et rutage du PCB utilisant Allegr cnstraints manager (Cadence) Applicable pur l upgrade des cartes trigger de ECAL/CMS (TCC68 et TCC48) Cmpatibilité sftware: TLB peut être installée sur les cartes TCCxx (SLB like) Nécessaire au dévelppement du banc test TCCxx/OSLB (Optique Serial Link Bard) Cnceptin des Optique Serial Link Bard (OSLB) basée sur Kintex7 de Xilinx 11/05/2012 T. Rmanteau Grupe xtca 3

4 Carte mezzaninetlb Test Link Bard (TLB), une platefrme de R&D pur les liens séries Définitin d un CAD design flw pur Multi Giga Transceiver (MGT) Imprtance des simulatins pur les liens de 4 Gbps à 10 Gbps Grand nmbre de paramètres cnfigurables (CTLE, DFE, FFE), ptimisatin nécessaire Utilisatin de mdèles IBIS-AMI, effets analgique et digital cnjintement mdélisés Méthdlgie de cnceptin du PCB basée sur l intégrité du signal (SI) Cnceptin et rutage du PCB utilisant Allegr cnstraints manager (Cadence) Applicable pur l upgrade des cartes trigger de ECAL/CMS (TCC68 et TCC48) Cmpatibilité sftware: TLB peut être installée sur les cartes TCCxx (SLB like) Nécessaire au dévelppement du banc test TCCxx/OSLB (Optique Serial Link Bard) Cnceptin des Optique Serial Link Bard (OSLB) basée sur Kintex7 de Xilinx 11/05/2012 T. Rmanteau Grupe xtca 4

5 Banc test TCCxx avectlb/oslb Banc test TCCxx/OSLB Châssis VME TCCx avec TLB (phase 1) TCCxx avec OSLB (phase 2) Chargement firmware dans TLB Sftware de base existant Châssis MicrTCA GLIB cncentrateur de liens AddOn FM-S14 (FMC cards) AddOn TTC card dispnible? Firmware Dispnibilité librairie GLIB? Liens CUSTOM IP 4,8 Gbps Cnfiguratin de test des TLB via la GLIB, séquençage de tests Mesure BERR Mesure alignement de phase Sftware Dispnibilité librairie GLIB? 1ère expérience en xtca 11/05/2012 T. Rmanteau Grupe xtca 5

6 Banc test TCCxx avectlb/oslb Banc test TCCxx/OSLB Châssis VME TCCx avec TLB (phase 1) TCCxx avec OSLB (phase 2) Chargement firmware dans TLB Sftware de base existant Châssis MicrTCA GLIB cncentrateur de liens AddOn FM-S14 (FMC cards) AddOn TTC card dispnible? Firmware Dispnibilité librairie GLIB? Liens CUSTOM IP 4,8 Gbps Cnfiguratin de test des TLB via la GLIB, séquençage de tests Mesure BERR Mesure alignement de phase Sftware Dispnibilité librairie GLIB? 1ère expérience en xtca 11/05/2012 T. Rmanteau Grupe xtca 6

7 Plans Future Système d acquisitin basé sur xtca? Système d acquistin pur détecteur ultragranulaires CALICE / AIDA Détecteur à frte granularité 10 8 vies de lecture Très frte intégratin de l électrnique y cmpris DAQ (rien en ff detectr) Câble unique : pwer, fast cntrl, slw cntrl et DAQ Demeure basé sur des prtcles et frmats standards (liens série 1 à 10 G) sans backplane : à priri sans xtca Mais : utilité d un backplane pur R&D et prttypage, bancs de tests, maintenance Vers une cnceptin cmpatible avec/sans backplane Cnclusin CALICE/AIDA : intérêt pur les R&D xtca Surce d inspiratin Prtcles, fnctinnalités prches Nécessité d une ptimisatin de blcs IP : faible encmbrement, faible cncmmatin, déturnement partiel de fnctinnalités CMS : la bnne ccasin pur se faire la main Prfiter d une électrnique existante standard supprtée par le CERN (GLIB, MicrTCA) Prfiter de librairies sftware et d IP dispnibles Qualifier la qualité des transferts des cartes TLB et OSLB installée dans les TCCxx Qualifier les mdificatins firmware nécessaires à l intégratin des cartes dans les TCCxx 11/05/2012 T. Rmanteau Grupe xtca 7