Générateur de fonction programmable. Préparation et dimensionnement

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1 Version du 9 mai 2003 Générateur de fonction programmable Préparation et dimensionnement Principe On souhaite générer une forme quelconque de signal périodique (tabulé dans une mémoire), évoluant entre 0 et -5V et dont la fréquence est réglable entre 00Hz et.5khz, par pas de 00Hz. N Œ [ ; 5] H0 Multiplicateur H Horloge de (F0) fréquence (N*F0) 74HC HC93 74HC HC4040 Générateur d adresses adresses Vs Conversion numériqueanalogique Données Mémoire 2C64A forme (de Vs) TLC7524CD TL0 / Horloge Fréquence de l'horloge de référence F0 Il s'agit de créer un signal de fréquence 00Hz à partir de 256 échantillons par période d'où F0 = 00*256= 25.6kHz Obtention de F0 à partir d un quartz Si Fquartz = 3.276MHz, division par 2. Si Fquartz = MHz, division par 256. Utilisation du 74HC4060 Dans le cas de l application d un quartz à MHz (cas retenu), il faut utiliser la sortie QH. Générateur de fonction programmable /3 ENSIEG-INPG

2 2 Le schéma de câblage du composant est alors le suivant. 74HC4060 VCC 6 QH 4 Signal divisé par 256 CLR 2 CLKI GND CLK0 0 00k.5k 00pF 00pF 2/ Génération du signal Cette partie comporte les différents blocs permettant de créer les adresses, récupérer les données mises en mémoire à cette adresse et fournir la tension de sortie. 2./ Bloc générateur d'adresse (Utilisation du compteur asynchrone 2 bits 74HC4040) Ce bloc permet de décrire les adresses pour obtenir les données stockées dans la mémoire. Générateur de fonction programmable 2/3 ENSIEG-INPG

3 Il faut relier les huit premières sorties (Qa à Qh) à la mémoire. CLK NOTE : Il n est pas nécessaire de provoquer le reset du compteur quand on arrive en bout du comptage sur bits. CLR est donc relié à la masse. Chronogramme détaillé du passage de 7E$ à $ (soit de 00 à ) CLK QA 0 tt QB QC QD QE QF QG QH 0 tpd Détermination du temps de propagation Les données du composant sont les suivantes : tpd=6ns typ (30ns max) ; tt=ns typ (5ns max) Générateur de fonction programmable 3/3 ENSIEG-INPG

4 Le temps de propagation lié à l obtention des adresses le plus long est donc : Valeur typique : 6+*7=72ns Valeur max : 30+*5=35ns Schéma de câblage du 74HC4040 horloge 2.2/ Bloc mémoire 2C64A Ce bloc mémoire doit être en mode lecture (Read) afin de fournir les données stockées aux adresses fournies par le 74HC4040. Schéma de liaison entre le générateur d adresse et le bloc mémoire Générateur de fonction programmable 4/3 ENSIEG-INPG

5 HC4040 2C64A Qa (9) A0 (0) Qb (7) A (9) Qc (6) A2 () Qd (5) A3 (7) Qe (3) A4 (6) Qf (2) A5 (5) Qg (4) A6 (4) Qh (3) A7 (3) Le signal «forme» permettant de sélectionner la forme du signal (4 motifs sont disponibles) doit donc être codé sur 2bits et intervenir sur les pattes A (25) et A9 (24). 2.3/ Bloc «conversion numérique-analogique» TLC7524CD - +5V + -5V Vs L amplificateur opérationnel est supposé parfait : quelles que soient les positions des interrupteurs, les résistances 2R sont toujours reliées à la masse. On a donc le schéma équivalent suivant. R V2 R V3 Vref 2R 2R 2R 2R i i2 i3 Le courant i vaut : Vref i = 2R Le pont diviseur permet d exprimer les tensions V2 et V3 : 3 V 2 Vref V = et V 2 = 2 2 Générateur de fonction programmable 5/3 ENSIEG-INPG

6 Le courant i2 s exprime alors de la façon suivante : V 2 Vref i2 = = 2R 4R Le courant i3 vaut alors : V 3 Vref i3 = = 2R R La tension de sortie Vs vaut alors : 7 Vs = -R( i + i2 + i3) = - Vref Quel signal doit-on appliquer sur WR pour que le circuit fonctionne? WR correspond à l impulsion (créneau à l état bas) qui permet le fonctionnement de la mémoire (transfert des données stockées à une certaine adresse par exemple). La documentation précise que tw(wr ) doit au moins durer 40ns. Chronogramme complet CLK WR 35ns Adresse Données t 50ns AAC 25ns0ns t SU(D) t h(d) Détermination de la fréquence maximale de l horloge Déterminons les durées maximales pour chacun des éléments de la partie génération du signal. compteur 74HC4040 : 35ns (cf calcul du temps de propagation établi auparavant) mémoire 2C64A : 50ns Générateur de fonction programmable 6/3 ENSIEG-INPG

7 convertisseur TLC7524CD : 25ns Le temps maximum de chargement des données est donc : = 30ns (durée correspondante pour l état bas de l horloge) La période correspondante du signal est donc 620ns. Ceci correspond à une fréquence maximale de l horloge de.62mhz. Schéma de câblage de la partie génération du signal 0 CLK CLR 74HC4040 GND VCC QA QB QC QD QE QF QG QH forme CE WE OE VCC A0 A A2 A3 D0 D D2 D3 A4 A5 A6 A7 2C64A D4 D5 D6 D7 A A9 VSS A0 A A CLK 3 4 WR VDD DB0 DB DB2 DB3 DB4 DB5 DB6 DB7 GND REF RFB TLC 7524 CD OUT OUT2 CS V 7 TL0 4-5V 6 Vs / Le multiplicateur de fréquence Le principe de cette multiplication de fréquence est représenté dans la figure suivante. Nous avons ici un circuit bouclé avec, à l'entrée, la fréquence de référence F0, une chaîne directe (composée d'un comparateur de phase, d'un filtre et d'un VCO) et d'une chaîne de retour dont le gain est variable selon la valeur de N. Générateur de fonction programmable 7/3 ENSIEG-INPG

8 74HC HC Courant dans le condensateur (montage avec le 74HC4046) Vcc R H0 t Va r V H/N t Vc C Va t i Vcc - Vc R + r - Vc R + r t Si est positif, Ic Vcc -Vc = R + r Dj 2p Si est négatif, Ic = -Vc R + r Dj 2p Simplification de l expression pour Vc = Vcc/2 Vcc Dj Ic = 2( R + r) 2p Expression de la tension V Générateur de fonction programmable /3 ENSIEG-INPG

9 + rcp V ( p) = Cp Vcc Dj 2( R + r) 2p Schéma bloc complet de l asservissement Ä öä ö Fo p o + - Vcc + rcp V 0 Fo 4 p ( R + r ) Cp Vcc 2 F p F/N N Note : la présence d un intégrateur dans la boucle ouverte assure que l on ait une erreur statique nulle. Expression du gain de boucle Vcc + rcp 0Fo 2 0 Fo + rcp = 4p ( R + r) Cp Vcc pn N 2p ( R + r) Cp 2 Diagrammes de Bode Application numérique r=kω ; R = 00kΩ et C=0µF Pour N= Bode Diagrams 00 Gm= db (at 0 rad/sec), Pm= deg. (at rad/sec) Frequency (rad/sec) Générateur de fonction programmable 9/3 ENSIEG-INPG

10 Pour N= 5 Bode Diagrams 0 Gm=-3.66 db (at 0 rad/sec), Pm=29.0 deg. (at rad/sec) Frequency (rad/sec) Etude de la stabilité : le cas le plus défavorable est obtenu pour N=5. Quand le gain est nul, on a un déphasage plus grand que -0. Le montage est donc toujours stable. Diviseur de fréquence 74HC93 Roue codeuse Chargement des données Décomptage Comptage Fin décomptage Fin comptage Clear Quels sont les potentiels à appliquer pour assurer le fonctionnement du montage? CPu à pour pouvoir décompter. MR à 0V pour éviter les remises à zéro. PL est connecté à TC D pour enchaîner les cycles de décomptages. Générateur de fonction programmable 0/3 ENSIEG-INPG

11 D où le schéma de câblage proposé HC93 D0 D D2 D3 GND MR VCC CPD CPU TCD PL 4 CLK 6 3 Fo 4 Chronogramme complet pour N=3 CPD Q0 Q TCD action sur PL Choix des composants R et C La fréquence maximale est de 52kHz (20*25.6). On fonctionne avec le VCO sans offset (c est-à-dire R2 est infinie). La fréquence centrale est de 256kHz. Générateur de fonction programmable /3 ENSIEG-INPG

12 Pour une résistance de 0kΩ, la capacité C est de l ordre de 690pF. Câblage de la partie multiplication de fréquence. QH 470pF 0k HC4046 SIGN IN COMP IN CIA CIB RI VDD CompII VCO in VCO out k k 0µF VSS INHIBIT 5 6 CLK vers CLK du 74HC4040 et WR du 2C64A HC93 D0 D D2 D3 GND MR VCC CPD CPU TCD PL Fo 4 Générateur de fonction programmable 2/3 ENSIEG-INPG

13 4/ Implantation recommandée sur la plaque à trous Quartz +5V 74HC4060-5V 74HC93 74HC4046 GND 74HC4040 2C64 TLC7524 TL0 Générateur de fonction programmable 3/3 ENSIEG-INPG