ICV MEGA ACQ./S ANALOGIQUES ET DIGITAL ES CARACTERISTIQUES

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1 ICV MEGA ACQ./S ANALOGIQUES ET DIGITAL ES CARACTERISTIQUES Gestion d'entrées analogiques ou digitales RAMS BUFFER 4M octetsé Table de mesures de 32K.échantillons 2 modes de fonctionnement : MONO- EVENEMENTIEL ou FLIP/FLOP Vitesse d'acquisition très élevée jusqu à mesures/sé Transferts de blocs jusqu'à 76 Mo/s Maitre/Esclave (VME64) Horloges/déclenchts/synchro. EXT. ou INT. Pré & post TRIGGER avec changement de cadence dans les 3 zonesé Datation interne ou externe des séquences Nombreuses cartes coupleurs Fréquences d'acquisitions programmablesé VME-ANSI/IEEE 1014 standard marques et logos déposés DESCRIPTION Développée pour les acquisitions rapides de paramètres analogiques et digitaux, l'icv 108 permet d'atteindre une vitesse d'échantillonnage de 40M.mesures/seconde. Sa conception rejoint celle d'un oscilloscope avec des utilitaires tels que : base de temps délayée/mode automatique/trigger synchros EXTERNES ou INTERNES, etc. Un grand soin a été apporté à la datation des événements pour une parfaite maîtrise temporelle de l'acquisition. L'ICV 108 possède un BUFFER "mesures" résident très important (4M.mesures), ceci afin de libérer au maximum le bus VME. L'ICV 108 trouve son emploi dans un grand nombre de domaines dont le traitement d'acquisitions rapides, l'imagerie, l'analyse de spectre, les phénomènes transitoires, les radars, l'instrumentation médicale, etc. 9 rue Georges Besse BP FONTENAY LE FLEURY FRANCE Tél.:(33) mail@adas.fr

2 ICV 108 SPÉCIFICATIONS (t = 25 C) TYPE GESTION D'ACQUISITIONS ANALOGIQUES ET DIGITALES MODE MONO EVENEMENTIEL ou FLIP/FLOP TABLE DE MOTIFS - Nombre d'échantillons 1 motif de 32K échantillons programmables - Accès VME Largeur lecture/écriture 16 bits RAMS DE MESURE - Nombre 2 banques chainables - Capacité 4 Mo - Accès VME Largeur de lecture/écriture 16 bits ou 32 bits ou 64 bits (MBLT) FREQUENCES D'ACQUISITION - Nombre 3 F maître, F1, F2 - Timerspour fréquences 1 x 16 bits pour fréquence maître programmables 1 x 16 bits pour F1 fréquence 1 x 16 bits pour F2 fréquence - Fréquences F1, F2 Resynchronisé - Fréquence de stockage 40 MHz DATATION - Datation générale Compteur 32-bit - Date TRIGGER Stockage sur 32 bits - Résolution de dates 62,5ns interne ou externe horloge date (Fech, ) INTERFACE VME Transferts carte Maître / Esclave (MBLT) Espace A24 ou A32/D16/D32/BLT32/BLT64 pour mémoires Espace E/S A16/D16 pour registres Transfert de bloc jusqu'à 76 Mo/s INTERFACE TO COUPLINGS Couplage avec cartes analogiques et digitales via les lignes E/S du P2. Bus spécial analogique et digital ALIMENTATION - Tension + 5V / 3A PRESENTATION - Format VME double EUROPE / 4 Te - Dimensions en mm x Connecteurs face avant 3 type D. Femelle ENVIRONNEMENT - Température de fonctionnement - 20 C à + 70 C - Température de stockage - 25 C à + 85 C - Humidité relative 90 % (sans condensation) NORMES EUROPEENNES EMC - EN EN Class A CE Compliance ROHS /95/EC ICV 108 COMMENT COMMANDER? ACCESSOIRES 1 23/16

3 TRACEABILITY FORM DOCUMENT FOLLOW-UP Title: Titre : ICV 108 Documentation française Rév. A - Edition 8 10/25 Written by B. THOUËNON on 10/25 Visa Revised by D. PIMONT on 10/25 Visa Approved by Ph. DUTIN on 10/25 Visa Warning: Unless otherwise stated, this revision overwrites the previous one which must be destroyed, along with any copies given to your collaborators. Avertissement : En l absence d indication contraire, cette nouvelle édition annule et remplace l édition précédente qui doit être détruite, ainsi que les copies faites à vos collaborateurs. Table of the modifications Table des évolutions (mots clés) Page n B.7.4. Registre de contrôle d interruptions 51 B Registre de contrôle 1- Edition B Retard sur le start - Edition 7 76 B Déplacement passage «Status» du chapitre 611 vers chapitre B791 Status RAM dans tous les modes - Edition 8 69 DSQ a - Indice G 28/02 T.S.V.P. 1

4 NOTES : 2

5 Chapitre A ICV 108 SOMMAIRE Présentation...5 A.1. Câblage et interconnexion... 5 Chapitre B Analyse fonctionnelle...8 B.1. Interface bus VME... 8 B.1.1. Espace short I/O (ICV 108 carte esclave)... 9 B.1.2. Espace standard A24 (ICV 108 carte esclave) B.1.3. Espace étendu A32 (ICV 108 carte maître ou esclave)12 B ICV 108 esclave...12 B ICV 108 maître...13 B.1.4. Structure de la RAM de mesures B.2. Séquenceur d acquisitions B.2.1. Configuration du séquenceur B.2.2. Horloge primaire du séquenceur B.2.3. Horloge mesure B.2.4. Start mesure B.2.5. Stop mesure B.2.6. Trigger B.3. Table des motifs B.3.1. Cartes multiplexées B.3.2. Cartes isochrones B.3.3. Numéro de la voie à acquérir B.3.4. Bit début sous-motif B.3.5. Bit fin de motif B.4. Module de datation B.4.1. Introduction B.5. Module fonctionnel B.5.1. Introduction B.6. Modes de fonctionnement B.6.1. Modes Flip/Flop B Modes "SINGLE" : Modes 0 ou 1 ou B Modes "CONTINUS" : Modes 2 ou Mode 4 : Voir Modes 0 et B Mode " EVENEMENTS CONTINUS " : Mode

6 B.6.2. Mode mono-événement B Mode MONO-EVENEMENT : Mode B Mode 6 avec CARTES MULTIPLEXEES (ICV 120)...47 B.7. Définition détaillée des registres B.7.1. Registre d identification B.7.2. Registre d adresse standard VME B.7.3. Registre d adresse étendu VME B.7.4. Registre de contrôle d interruptions B.7.5. Registres d adresse VME master B.7.6. Registres de nombre de buffers B.7.7. Registres de contrôle B Registre de contrôle B Registre de contrôle B.7.8. Registres des mots fonctionnels B Registre du bus différentiel...64 B Lecture de l état du bus différentiel...66 B Registres des entrées/sorties TTL...67 B.7.9. Registres de statuts et d adresse du trigger B Registre STATUTS et adresse TRIGGER MSB 16 bits...68 B Registre TIMER H.OUT B Registre TIMER H B Registre TIMER H B Registre du nombre de motifs (NM) B Registre du nombre de points (NPF2) B Registre nombre de points post trigger (NPOST) B Registres des retards programmables B Compensation des convertisseurs SIGMA-DELTA...76 B Compensation des câbles...78 B Registres d écriture fictive B.8. Initialisation de l ICV Chapitre C Mise en oeuvre...82 C.1. Installation C.2. Les connecteurs C.2.1. Interface coupleur P C.2.2. Connecteurs de face avant C.3. Les DELs Annexe...90 PLAN DE CONFIGURATION PLANS D ÉQUIPEMENT

7 Chapitre A Présentation La carte gestionnaire d'acquisitions rapides analogiques et digitales ICV 108 est une carte VME maître ou esclave. La carte ICV 108 est parfaitement compatible avec le bus VME Norme IEEE 1014 et IEC821 Le format est du double Europe de 160 mm. L'ICV 108 peut acquérir :! 256 entrées analogiques ou! 256 mots de 16 bits digitaux L ICV 108 supporte les modes blocs transferts en maître ou en esclave et ceci en 32 ou 64 bits. Un espace mémoire de 4M.octets permet de stocker un nombre important de mesures avant transfert et ainsi servir de buffer tampon dans les systèmes temps réels. Les synoptiques ci-après illustrent l architecture de la chaîne d acquisitions. A.1. Câblage et interconnexion Si le lecteur le souhaite, des exemples applicatifs d interconnexions sont sur notre site internet Cliquez sur l icône : au chapitre «Câblage & configuration». 5

8 Cartes multiplexées 8 CHAINE D ACQUISITIONS RAPIDES ICV 108 COUPLER ICV 118, ICV 120 P2 ou Cartes synchrones 8 ICV 296, ICV 122, ICV 124, ICV 126, ICV 128, ICV 138, ICV 140, ICV 178 P2 P2 ICV 108 P1 ADAS SPECIFIQ BUS VP2 32 BITS VME Bus 64 BITS 6

9 IT XACK VME AM AM2 (17:0) SYNOPTIQUE ICV 108 AS, DSX, RWX IACK, BR, BG CS 256KW 256KW 256KW 256KW RAM 2 DM2 (63:48) DM2 (47:32) DM2 (31:16) DM2 (15:0) Module datation SW2P LDQ (63:48) MDW (31 :16) DP2 (15:0) BA (31:0) BD (31:0) ENDWH ENWH LDQ (15:0) LDQ (47:32) ENDWL LDQ (31:16) ENWL LD (15:0) MDW (15 :0) MDW (31 :16) MDW (15 :0) ENP2L ENP2H DP2 (31:16) DTM (15:0) BP (14:0) RAM Motifs 64K0 DM1 (63:48) DM1 (47:32) DM1 (31:16) DM1 (15:0) Gain, SYNC, EOC, HM, DRDY Voies ENTM 256KW RAM 1 256KW 256KW 256KW AM1 (17:0) GESTION DES BUS AL (20:3) HBP (19:2) ADRESSE TRIGGER LDQ (15:8) LDQ (7:0) ΔTCLK ΔTGate Module Horloge SYNC FECH GATE TTL 7

10 Chapitre B Analyse fonctionnelle B.1. Interface bus VME La carte ICV 108 est une carte maître A32, BLT64 ou esclave A32/A24/A16, BLT64/BLT32/D32/D16 occupant un espace mémoire de :! 256 octets en accès Short I/O contenant les registres de configuration (accès 8 ou 16 bits)! 64K.octets dans l espace A24 (standard) contenant la table des motifs des voies (accès 16 bits)! 4M.octets dans l'espace A32 (étendu) contenant les tables mesures (accès 16, 32 ou 64 bits) 8

11 B.1.1. Espace short I/O (ICV 108 carte esclave) L'adresse de base de la carte dans l'espace SHORT I/O (codes 29H et 2DH) est codée par 8 SWITCHS SW1 (codage en complément à 1) A15 A14 A13 A12 A11 A10 A9 A8 Ex. : Adresse de la carte 3000H. SW1-8 et SW1-7 (ON) «0» logique, SW1-6 et SW1-5 (OFF) «1» logique, SW1-4 à SW1-1 (ON) «0» logique. SW ON A15 A8 SHORT I/O Les configurations de l'icv 108 s'effectuent dans cet espace SHORT I/O. La carte ICV 108 décode 256 octets dans cet espace. Les échanges s'effectuent en 8 ou 16 bits. La cartographie générale suivante présente les registres de configuration de l ICV 108, le détail de chaque registre apparaît au chapitre B.7. NOTA : Les bits réservés dans les registres doivent être programmés à <0> afin de préserver les logiciels dans les évolutions futures. 9

12 CARTOGRAPHIE GENERALE ICV 108 3EH PULSE START & SYNC SIMULTANES 16b WO 3CH INITIALISATION SOFT 16b WO 3AH PULSE SYNC 16b WO 38H PULSE TRIG 16b WO 36H PULSE STOP 16b WO 34H PULSE START 16b WO 32H Number of the buffer 16 Bits (Ro) DELAY GATE (Wo) 8b R/W 30H DELAY F.ECH (Rw) 8b R/W 2EH DELAY PULSE SYNC 16b R/W 2CH DELAY PULSE START 16b R/W 2AH REGISTRE NOMBRE DE POINTS N POST 16b R/W 28H REGISTRE NOMBRE DE POINTS NPF2 16b R/W 26H REGISTRE NOMBRE DE MOTIFS 16b R/W 24H TIMER H2 16b R/W 22H TIMER H1 16b R/W 20H TIMER HOUT 16b R/W 1EH LECTURE ADRESSE TRIGGER PF 16b RO 1CH STATUS + LECTURE ADRESSE TRIGGER PF 16b RO 1AH ENTREE / SORTIE TTL 8b R/W 18H SENS E/S TTL 8b R/W 16H MOT DIFF. FAV COURANT MOT DIFFERENTIEL LATCHE 16b RO 14H MOT DIFFERENTIEL LOCAL 8b R/W 12H REGISTRE DE CONTROLE 2 16b R/W 10H REGISTRE DE CONTROLE 1 16b R/W EH NOMBRE DE BUFFER Pf 16b R/W CH NOMBRE DE BUFFER PF 16b R/W AH ADRESSE VME MASTER Pf 16b R/W 8H ADRESSE VME MASTER PF 16b R/W 6H ST VECTEUR IT (5b) NIV (3b) 16b R/W 4H REGISTRE VME 2 ADRESSE ETENDUE 16b R/W 2H REGISTRE VME 1 ADRESSE STANDARD 16b R/W 0H A 16b RO D15 D8 D7 D0 R/W Accès lecture / écriture RO Accès lecture uniquement W0 Accès écriture uniquement 10

13 B.1.2. Espace standard A24 (ICV 108 carte esclave) L'espace standard A24 du bus VME permet d'accéder à la table des motifs de la carte ICV 108. La configuration de cet espace mémoire est donnée par le registre VME 1 adresse base Short I/O +02H. La carte ICV108 décode 64 K.octets dans cet espace. REGISTRE VME 1 : adresse Short I/O +02H (état 0000H au RESET). D15 D14 D13 D12 D11 D10 D09 D08 D07 D06 D05 D04 D03 D02 D01 D00 A23 A22 A21 A20 A19 A18 A17 A VAL Register address validation >>>Bit D00 = 1 Validation du contenu du registre VME 1 (écriture/lecture). >>>Bits D15 à D08 : Adresse espace table des motifs décodage A24. L'adresse de base de l'icv 108 correspond aux bits D15 D08 du registre, soit respectivement A23 A16 du bus VME. Les Adresses Modifiées décodées sont 39H, 3DH. Exemple : A24 accès décodage entre H 80FFFFH D15 D14 D13 D12 D11 D10 D09 D08 D07 D06 D05 D04 D03 D02 D01 D X X X X X X X

14 B.1.3. Espace étendu A32 (ICV 108 carte maître ou esclave) B ICV 108 esclave L'espace étendu A32 du bus VME permet d'accéder aux tables de mesures de la carte ICV 108. La configuration de cet espace mémoire est donnée par le registre VME 2 adresse base Short I/O +04H. La carte ICV 108 décode 4 M.octets dans cet espace. REGISTRE VME 2 : adresse Short I/O +04H (état 0000H au RESET). D15 D14 D13 D12 D11 D10 D09 D08 D07 D06 D05 D04 D03 D02 D01 D00 A31 A30 A29 A28 A27 A26 A25 A24 A23 A VAL Validation adresse registre >>>Bit D00 = 1 Validation du contenu du registre VME 2 (écriture/lecture). >>>Bits D15 to D06 : Adresse espace table de mesures décodage A32. L'adresse de base de l'icv 108 correspond aux bits D15 D06 du registre, soit respectivement A31 A22 du bus VME. Les Adresses Modifiées décodées sont 09H, 0DH, 0BH, 0FH, 08H, 0CH Exemple : A32 accès décodage entre A H A5BFFFFFH D15 D14 D13 D12 D11 D10 D09 D08 D07 D06 D05 D04 D03 D02 D01 D X X X X X 1 A 5 8 Transfert par bloc carte esclave : L'ICV 108 supporte les transferts par blocs 64 ou 32 bits. Le taux de transfert sur le bus VME peut alors atteindre 76 Méga Octets par seconde (si la carte processeur gérant les transferts le permet). 12

15 B ICV 108 maître L ICV 108 peut être maître sur le bus VME, dans ce cas la carte fonctionne en transfert par bloc uniquement, les transferts sont possibles en A32/D64 uniquement. L ICV 108 transfert les buffers à l adresse définie dans les registres ADRESSE VME MASTER ( base Short I/O +08H et base Short I/O +0AH). La profondeur du buffer est calculée automatiquement en fonction du nombre de voies déclarées dans la table des motifs et du nombre de motifs demandés dans le registre NOMBRE DE MOTIFS (base Short I/O +26H). Attention : les transferts se font par 8 octets en 64 bits. Il faut impérativement que la table déclarée entraine un espace mémoire modulo 8 (64b). Le nombre de buffers à transférer est défini dans les registres NOMBRE DE BUFFERS (base Short I/O +0CH et base Short I/O +0EH). L ICV 108 incrémente l adresse de départ après chaque buffer transféré ; le nombre de buffer pouvant être quasi-infini (2 31 ), un soin tout particulier doit être apporté à la définition de l espace mémoire allouée à la carte ICV 108 maître. Lorsque la carte ICV 108 a transféré le dernier buffer demandé, le compteur d adresses revient à l adresse définie dans les registres ADRESSE VME MASTER (base Short I/O+8H et base Short I/O+AH) et le transfert suivant efface le transfert du premier buffer et ainsi de suite (voir exemple détaillé au chapitre B.7.5.). Il est possible d arrêter les transferts par une réinitialisation logicielle de la carte (base +3CH). Le taux de transfert sur le bus VME peut atteindre 76 Méga Octets par seconde (si la performance de la mémoire allouée le permet). 13

16 B.1.4. Structure de la RAM de mesures Cet espace, constitué de deux mémoires RAM de mesures égales de 1M mesures de 16 bits chacune, contient le résultat des mesures effectuées sous le contrôle de la table des motifs et du séquenceur d acquisitions. Suivant le mode d acquisition choisi, cet espace sera vu comme une seule RAM après un arrêt des acquisitions (mode mono-événement) ou par moitié pendant les acquisitions (mode flip/flop). L espace «RAM de mesures» est accessible en mode transfert par bloc 64/32 bits en mode esclave ou, lorsque la carte ICV 108 est programmée en mode maître (registres adresses VME master et bits de validation correspondants). En transfert 32 bits : - les bits D31-D16 représentent la voie n - les bits D15-D0 la voie n ou suivant le bit D10 du registre de contrôle 1 base Short I/O +10H. - les bits D31-D16 représentent la voie n+1 - les bits D15-D0 la voie n En transfert 64 bits : - les bits D63-D48 représentent la voie n - les bits D47-D32 la voie n+1 - les bits D31-D16 la voie n+2 - les bits D15-D0 la voie n+3 - ou suivant le bit D11 du registre de contrôle 1 base Short I/O +10H - les bits D63-D48 représentent la voie n+3 - les bits D47-D32 la voie n+2 - les bits D31-D16 la voie n+1 - les bits D15-D0 la voie n 14

17 Acquisitions en 16 bits par P2 D63 D47 D31 D15 Transfert normal V0 V1 V2 V3 ENDIAN 32 V1 V0 V3 V2 ENDIAN 64 V3 V2 V1 V0 Acquisitions en 32 bits par P2 D63 D47 D31 D15 Normal V0 V1 V2 V3 ENDIAN 64 V2 V3 V0 V1 15

18 B.2. Séquenceur d acquisitions Le séquenceur de la carte ICV 108 permet le remplissage de la RAM de mesures en fonction de la table de motifs. B.2.1. Configuration du séquenceur Le séquenceur de la carte ICV 108 supporte plusieurs configurations lui permettant :! l'utilisation de signaux externes accessibles en face AVANT (carte asservie) ou ceux générés en interne (carte pilote)! le chaînage de plusieurs cartes ICV

19 synhor ICV108 pilote OSC P1 FECH OR2 TIMER HOUT J1 FECH OR2 t TIMER F1 F1 SEQUENCEUR HM CABLES EXTERNES TIMER F2 F2 P1 GATE OR2 J1 GATE OR2 t GATEM ICV108 ASSERVIE 1 OSC TIMER HOUT OR2 CABLES EXTERNES OR2 t TIMER F1 F1 SEQUENCEUR HM TIMER F2 F2 OR2 OR2 t GATEM ICV108 ASSERVIE N OSC TIMER HOUT OR2 OR2 t TIMER F1 F1 SEQUENCEUR HM CABLES EXTERNES TIMER F2 F2 OR2 OR2 t GATEM CONFIGURATION SEQUENCEUR ET LIAISONS INTER CARTES

20 B.2.2.! F.ECH Horloge primaire du séquenceur Signal d'horloge utilisé par le module horloge mesure provenant d'une fréquence primaire locale à 96MHz ou du connecteur de face avant P1. Ce signal sert à générer la fréquence F.Echantillonnage en mode pilote (Génération par le timer F.OUT à l adresse de base Short I/O +20H), l'horloge F.ECH peut avoir une fréquence maximale de 19,2MHz, elle a un rapport cyclique d'1/2 et est émise par la carte sur le connecteur J1. En mode asservie l entrée de l horloge F.ECH est sur le connecteur P1. Dans le cas d utilisation de cartes à convertisseurs Sigma-Delta (ICV 178) cette horloge sert de fréquence d échantillonnage aux convertisseurs A/D. En entrée cette horloge doit être inférieure ou égale à 8MHz B.2.3. Horloge mesure! HM HM = F1 ou F2 Elle définit la fréquence d'acquisitions d'un sous motif de voies. L'horloge mesure est déterminée par les modes d'acquisitions et les Timers d acquisitions F1 ou F2 ou dans le cas particulier des cartes coupleurs Sigma-Delta en automatique en fonction de F.échantillonnage. En mode séquenceur pilote, l'horloge F.ECH est émise sur la face AVANT. Cette horloge émise sert d'horloge externe aux cartes asservies et à elle-même (le générateur de fréquence est vu comme esclave de F.ECH afin de synchroniser parfaitement plusieurs ICV 108). Horloge F1 : L horloge primaire F.ECH fournie par la carte pilote est rebouclée en interne pour être divisée par le timer F1. Horloge F2 : L horloge F2 est générée par l oscillateur local. 17

21 B.2.4. Start mesure! START Signal démarrant les acquisitions (état logique <1> au repos). Il peut être généré par une écriture fictive à l'adresse de base Short I/O +34H (CS START). Ce pulse déclenche la GATE Mesure. Seule la carte «pilote» doit générer le signal «GATE» sur la face avant. Ce signal «GATE» passe à «1» lors du start et retombe à «0», soit en fin d acquisition (selon le mode de fonctionnement choisi), soit par la commande «STOP». Le signal «GATE» initialise le module datation, c'est l'origine T0 du compteur de temps. Une resynchronisation par le pulse par seconde (PPS) est possible, dans ce cas le signal «GATE» est retardé jusqu`à l arrivée du premier PPS. Une écriture fictive à l adresse de base Short I/O +3EH déclenche les acquisitions et le pulse de synchronisation (cas de convertisseurs ΣΔ) simultanément afin de resynchroniser les signaux sur le même PPS. Dans les modes 0, 1, 2, 3, 4, 5 on peut utiliser l entrée Trigext signal Dif 6 + et (broches 7 et 15 du connecteur J 2) en Start externe, le bit D14 du registre de contrôle Base +10H doit être positionné à 1. Nota : Dans les modes 0, 1, 4, il faut effectuer un CSSTOP avant de relancer un start externe. 18

22 B.2.5. Stop mesure! STOP Signal arrêtant les acquisitions. L'arrêt est mémorisé et resynchronisé par rapport à une séquence d'acquisition. L'arrêt effectif aura lieu à la rencontre du premier bit de fin de motif. Après un arrêt, il est nécessaire d'effectuer un START mesures pour reprendre les acquisitions. STOP peut être généré par une écriture fictive à l'adresse de base Short I/O +36H (CS STOP). En mode Maître, seule la commande INISEC (initialisation logicielle) permet d arrêter le séquenceur correctement. B.2.6. Trigger! TRIG TRIG = TRIGEXT ou CS TRIG (état logique 1 au repos). Ce signal déclenche le passage de l'acquisition en phase post TRIGGER pendant le nombre de point NPOST (mode 6). Il peut être généré par une écriture fictive à l'adresse de base Short I/O +38H (CS TRIG) ou par le front descendant du signal de face AVANT (TRIGEXT) dont la largeur minimale doit être de 150ns (voir définition des interfaces de face avant). Le trigger externe peut être utilisé en start externe. (voir registre de contrôle 1 base +10H) 19

23 B.3. Table des motifs L'ICV 108 possède une table de motifs de 32K x 16 bits (64 K.octets entre les adresses XX0000H et XXFFFFH) accessible en lecture et en écriture dans l'espace mémoire Standard du VME (accès 16 bits) HORS acquisitions : Cette table contient le motif de base permettant d'organiser le stockage dans la RAM des mesures. La première voie scrutée sera celle écrite à l'adresse basse, puis celle écrite à l'adresse basse + 1 et ainsi de suite. Ce motif est reproduit NM (Nombre de motifs) fois dans la RAM de mesures. La valeur de NM est fixée par l'utilisateur dans le registre NOMBRE DE MOTIFS à l'adresse de base Short I/O +26H. Ce registre de 16 bits permet de reproduire jusqu'à 64K fois la table des motifs dans la RAM de mesures. L'utilisateur n'est pas tenu d'utiliser toute la table. Il en définira la longueur par le bit fin de motif. La table de motifs est elle même subdivisée en sous motifs. NOTA : La table des motifs doit comporter au moins 2 sous motifs de 1 voie ou 1 sous motif de 2 voies. Le produit nombre de voies x nombre de motifs doit être modulo 8 lors des transferts par blocs, maître 64 bits. Les acquisitions du sous motif sont cadencées par l'horloge mesure HM ou par le signal Ready des cartes isochrones à convertisseurs Sigma-Delta. Le synoptique ci-après illustre le fonctionnement. 20

24 PRINCIPE DE STOCKAGE DANS LA RAM DE MESURES BIT FIN DE MOTIF = 1 INDIQUE QUE LA VOIE EST LA DERNIERE DU MOTIF BIT SOUS MOTIF TABLEDEMOTIFS 32KMOTS MAX n SOUS MOTIFS DIFFERENTS La ram de mesure apres un cycle d'acquisition contient NM motifs identiques. RAM DE MESURES NM MOTIFS IDENTIQUES N. DE COUPLEUR N. DE VOIE N. DE COUPLEUR N. DE VOIE SOUS MOTIF 1 MOTIF SOUS MOTIF 2 MOTIF SOUS MOTIF N. DE COUPLEUR N. DE VOIE N. DE COUPLEUR N. DE VOIE N. DE COUPLEUR N. DE VOIE NOMBRE DE MOTIFS NM SOUS MOTIF n-1 MOTIF Bit Fin Buffer Bit fin de motif 1 0 N. DE COUPLEUR N. DE VOIE SOUS MOTIF n Zone non utilisee BFM Zone non utilisee BIT FIN MOTIF 1er STOCKAGE DU MOTIF 2eme STOCKAGE DU MOTIF NMeme STOCKAGE DU MOTIF HORLOGE MESURE STOCKAGE VOIES SOUS MOTIF 1 SOUS MOTIF n SOUS MOTIF 1 SOUS MOTIF n SOUS MOTIF 1 SOUS MOTIF n synmotif

25 FORMAT D'UN MOT DANS LA TABLE DES MOTIFS Le format utilisé dépend du type de cartes coupleurs utilisées. Un coupleur est une carte (ou une partie de carte) pilotable par l ICV 108. Les coupleurs sont définis en modulo 8 voies. 3 types de cartes existent actuellement :! les cartes multiplexées (type ICV 118, ICV 120,...)! les cartes isochrones à bus 16 bits (type ICV 128, ICV 138, ICV 140,...)! les cartes isochrones à bus 16/32 bits (type ICV 178,...) 21

26 B.3.1. Cartes multiplexées D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 BFM BHM COUPLEUR GAIN VOIE D0 à D2 : Numéro de la voie à acquérir D3 : Réservé D4 à D7 : Gain de la voie à acquérir D8 à D12 : Numéro de coupleur D13 : Réservé D14 : Bit horloge mesure D15 : Bit fin de motif Les bits D0 à D2 servent à définir le numéro de la voie sur le coupleur (voies 0 à 7). Le numéro du coupleur est défini par les bits D8 à D12, il précise l adresse de la carte coupleur sur le bus spécifique P2 (si la carte comporte plusieurs voies modulo 8, plusieurs numéros de coupleurs seront utilisés par cette carte. Exemple : Cartes 32 voies adresse de base bits D12, D11, D10. Les bits D9, D8 permettent de sélectionner 4 coupleurs 8 voies (définies par D2, D1, D0). Le bit D14 est le bit de l horloge mesure (fréquence d acquisition de chaque voie multiplexée). Le bit D15 est le bit de fin de motif, il indique que la voie définie par les bits D0 à D2, est la dernière du motif. 22

27 >>>Code gain Le code gain est nécessaire avec les cartes coupleurs possédant un amplificateur à gains programmables par logiciel (ICV 120 par exemple). Certains coupleurs ne possèdent pas de gains programmables, ou ont une dynamique moins importante que celle décrite ci-après. Il sera donc nécessaire de se reporter aux caractéristiques des cartes coupleurs pour définir les gains. HEX D7 D6 D5 D4 GAINS A Nota : Ces codes gains ne sont pas utilisés avec les cartes ayant des gains programmés par le bus VME (cartes isochrones). 23

28 B.3.2. Cartes isochrones D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 BFM BHG L32 COUPLEUR VOIE N VOIE N + 1 D0 à D2 : Numéro de la voie à acquérir D3 : Réservé = 0 D4 à D6 : Numéro de la deuxième voie à acquérir si D13 = 1 D7 : Réservé = 0 D8 à D12 : Numéro de coupleur D13 : Lecture coupleur 32 bits D14 : Bit début sous motif D15 : Bit fin de motif Les bits D0 à D2 servent à définir le numéro de la voie sur le coupleur (voies 0 à 7). Les bits D4 à D6 servent à définir le numéro de la deuxième voie sur le coupleur (voies 0 à 7) dans le cas des lectures 32 bits (D13 = 1). Le bit D3 positionné à <0> permet d acquérir les voies définies par les bits D0 à D2 et D4 à D6. Le numéro du coupleur est défini par les bits D8 à D12, il précise l adresse de la carte coupleur sur le bus spécifique P2 (si la carte comporte plusieurs voies modulo 8, plusieurs numéros de coupleurs seront utilisés par cette carte (l ICV 132 utilise 4 coupleurs). Le bit D13 positionné à <0> inhibe la lecture de la deuxième voie, la lecture se fait en 16 bits uniquement (bus spécifique P2). Le bit D13 positionné à <1> autorise la lecture d une deuxième voie du même coupleur simultanément en 32 bits (bus spécifique P2). Le bit D14 est le bit de sous motif (fréquence d acquisitions de chaque groupe de voies isochrones dans le sous motif). Le bit D15 est le bit de fin de motif, il indique que la(les) voie(s) définie(s) par les bits D0 à D2, D4 à D6 est(sont) la(les) dernière(s) du motif. 24

29 B.3.3. Numéro de la voie à acquérir La carte ICV 108 est capable d'adresser 256 voies de mesures (32 COUPLEURS DE 8 VOIES) dont la datation et les mots fonctionnels (numéro de buffer, entrées différentielles). Nota : Le coupleur 31 (0 à 31) est particulier : Il peut être utilisé pour gérer certaines fonctions intégrées à la carte (module datation, mots fonctionnels) Les voies 2 et 3 du coupleur 31 (1FH) sont réservées au numéro de buffer courant. Les voies 4 et 5 du coupleur 31 (1FH) sont réservées au module datation. Les voies 6 et 7 du coupleur 31 (1FH) sont réservées au mot des entrées différentielles en provenance du connecteur de face avant. Ces fonctions peuvent être validées ou inhibées (voir registre de contrôle). Elles ne peuvent être utilisées seules dans la table des motifs. Les voies 2, 3, 4, 5, 6, 7 du coupleur 31 sont en accès 16 bits sur le bus P2. 25

30 B.3.4. Bit début sous-motif L'acquisition de l'ensemble des mesures d'un sous motif est effectuée à chaque coup d'horloge HM. D14 = 0 Passage à la voie suivante du sous motif D14 = 1 Première voie d'un nouveau sous motif La fréquence de l'horloge mesure (HM) doit être inférieure ou égale à la vitesse maximale d'acquisition des convertisseurs utilisés sur les cartes coupleurs. Le premier mot de la table de motif est obligatoirement un début de sous motif (D14 = 1). Le nombre de voies dans chaque sous motif ne peut dépasser : 20MHz séquenceur (accès 16 bits aux coupleurs) Nombre de voies Maximum Horloge mesure d un sous motif = 50ns 40MHz séquenceur (accès 32 bits aux coupleurs) Le principe de lire 2 voies simultanément permet de doubler le nombre de voies max. du sous motif. Exemples : 1/ Acquisition à 500KHz séquenceur 20MHz. Nombre de voies max. du sous motif = 40 2/ Acquisition à 4MHz séquenceur 20MHz Nombre de voies max. du sous motif = 5 3/ Acquisition à 1MHz séquenceur 40MHz. Nombre de voies max. du sous motif = 40 26

31 Mode multiplexé avec cartes coupleur de type ICV 118 / ICV 120 Ces cartes ne peuvent convertir qu une seule voie à la fois. Il est donc impératif de ne mettre qu une voie par sous-motif et au minimum 2 voies qui peuvent être la même. Exemple : La voie 1 à 100KHz gain de 2 Le motif sera 4011 C011 27

32 B.3.5. Bit fin de motif Le bit de fin de motif permet de définir la longueur du motif. D15 = 0 Passage à la voie suivante D15 = 1 Dernière voie balayée du motif, la voie suivante sera la première du motif. Le nombre de mesures stockées dans les RAMs mesures dépend du nombre de motifs (NM) et du nombre de voies dans chaque motif. L'utilisateur doit s'assurer que le produit du nombre de motifs NM par la somme des voies des sous motifs reste cohérent avec la taille des RAMs mesures (1M mesures). Exemple 1 : Si NM = (FFFFH) soit 64K.octets, le motif maximal sera de 16 voies pour des RAMs mesures de 1M soit, par exemple, un seul sous motif comprenant les voies 0 à 15 (modes FLIP/FLOP). Exemple 2 : Si le motif est constitué de 4 sous motifs définis par : - 1 sous motif comprenant les voies date,date + 1, 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11 c.a.d. 14 voies - 1 sous motif comprenant les voies 0, 1, 2, 3, 9, 10 c.a.d. 6 voies - 1 sous motif comprenant les voies 0, 1, 2, 3, 9, 10 c.a.d. 6 voies - 1 sous motif comprenant les voies 0, 1, 2, 3, 9, 10 c.a.d. 6 voies 28

33 Le total fait 32 voies dans le motif ; le nombre de motifs NM peut donc être égal ou inférieur à (8000H) pour une RAM mesures totale de 1M mesures (mode FLIP/FLOP). CODES D15 D14 CODE DESCRIPTION nde ou N ème voie du sous motif 1 ère voie du nouveau sous motif derniere voie du sous motif 1 ère et derniere voie du sous motif BSM = Bit de sous motif BFM = Bit de fin de motif BFB = bit de fin de buffer BFM BFM BFB BSM BSM BSM X voies X voies X voies Sous motif Motif NM Nombre de Motifs 29

34 B.4. Module de datation B.4.1. Introduction Le module datation permet de repérer dans le temps les acquisitions de la carte ICV 108. L horloge datation peut être interne (soit locale (F=16MHz), soit la fréquence d échantillonnage F.ECH) ou externe par la prise de face avant HDATE (voir déf. connecteurs de face avant). Le choix s effectue par les bits D0 et D1 du registre de contrôle 2 à l adresse de base Short I/O +12H : D1 D0 Choix de la fréquence de datation 0 0 HDATE est inhibée 0 1 Horloge locale (16MHz) 1 0 Horloge F.Echantillonnage ( -> 19,2Mhz) 1 1 HDATE est externe (voir déf. connecteurs de face avant). Intégré à la carte, il utilise 2 voies date et date + 1 (numérotées 4 et 5 coupleur 31) de la table des motifs pour stocker ses résultats dans les buffers mesures. Les voies dates sont en lecture 2 x 16 bits uniquement depuis le bus spécifique P2. Basé sur un compteur 32 bits, il est remis à <0> sur le START mesures. Le compteur est sans fin ; Lorsqu'il atteint la valeur FFFF FFFFH il repasse à <0> : 1 tour complet correspond à environ 250 secondes (horloge locale). Son utilisation est programmable dans la table des motifs. Le module datation peut ne pas être utilisé. Dans ce cas, il suffit de positionner les bits D0 et D1 à <0> dans le registre de contrôle 2 base Short I/O +12H. La datation peut être permanente, c est-à-dire, lors du premier <START>, le compteur de datation démarre et ne s arrête plus (arrêt par «INISEC» ou «RESET») Cette fonction est activée par le bit «DATEPERM» à <1> Bit D2 du registre de contrôle 2 base Short I/O +12H. 30

35 Ces deux voies stockées en tête des sous motifs indiquent le temps écoulé en (x 62,5ns) entre l activation de la GATE et le début de la conversion analogique précédent le stockage du sous motif. Restriction en mode isochrone (ICV 122, ICV 138, ICV 178, ) : Les voies dates ne peuvent être seules ou en dernières voies dans un sous-motif (le compteur ne sera pas rafraîchi). Exemple d utilisation en 16 bits : (3 sous motifs de longueur 3 : voie date pf, voies 0 et 2 0 5F05 Voie date Lsb Voie 0 du premier SM Voie 2 du premier SM 3 5F05 Voie date Lsb Voie 0 du second SM Voie 2 du second SM 6 5F05 Voie date Lsb Voie 0 du troisième SM Voie 2 du troisième SM HD-1 Horloge de Datation (HD) 62,5ns HD HD+1 ZONE de datation Start de CONVERSION ANALOGIQUE DATE "D" ACQUISITION DATE " N" ACQUISITION HD D D+1 D+2 D+3 D+4 D+5 D+6 D+7 D+8 D+9 D+10 EOC CONVERSION ACQUISITION des VOIES CONVERTIES DATE D POSITION des dates pour préserver la précision ACQUISITION des VOIES CONVERTIES DATE N 31

36 Exemple d utilisation en mode multiplexé : Lecture de 4 voies + voie dates. 0 5F04 Date P.F. 1 5F05 Date p.f Channel Channel Channel 2 5 C003 Channel 3 La datation en mode multiplexé est positionnée à 1 période d horloge mesure de la voie précédente. Exemple : Acquisition à 100KHz sur ICV 120 avec un gain = 1 Ecart entre la dernière mesure et la prise en compte de la datation : 10μs. HM 10µs Date PF Date Pf C0 C1 C2 C3 Date PF Date Pf Attention : La date est vue comme une voie. 32

37 B.5. Module fonctionnel B.5.1. Introduction L ICV 108 comporte un nombre de ressources fonctionnelles particulières, afin de s adapter à différents besoins rencontrés dans les processus d acquisitions 7 bits en bus entrées / sorties différentielles (en face avant) La carte peut générer et recevoir 7 bits au travers de la face avant. Ces bits fonctionnent individuellement (en mode set / reset) et peuvent être relus par octet. Chaque bit est émis et reçu en mode différentiel sur la face avant. L émission d un bit se fait en autovalidation (c est-à-dire que lorsque l on ne positionne pas un bit, il est en haute impédance), il est possible de créer un bus 7 bits. Nota : un bit ne doit être positionné que par une seule carte ICV 108 * Set / Reset d un bit Chaque bit est actionné par le data correspondant du registre base Short I/O +14H Chaque data sert à positionner ou à invalider le bit de sortie. Une écriture à l adresse base Short I/O +14H avec D0 à «0» set le bit correspondant à zéro en sortie. Une écriture à l adresse base Short I/O +14H avec D0 à «1» reset le bit (passage en haute impédance). L état des 7 bits peut être relu à la même adresse. Cette relecture n est pas l état sur le connecteur de face avant mais l état de position des 7 bits de la carte. L état des bits au niveau des connecteurs peut être lu dans le registre base Short I/O +16H ou dans la RAM Mesures (voies 6 et 7 du coupleur 31) 33

38 ICV108 / 1 ICV108 / 2 ICV108 / N-1 ICV108/ N ON R OFF R OFF R ON R BUS DIFFERENTIEL 7 BITS SEULS LES SWITCHS SW 2 DES CARTES EN EXTREMITE DE LIGNE DOIVENT ETRE "ON"

39 32 bits du numéro de buffer-acquis Un compteur 32 bits permet de savoir quel numéro de buffer a été acquis. Ces bits permettent de savoir lors d utilisation de plusieurs ICV 108 si le process ne glisse pas et reste en parfait synchronisme er buffer acquis e buffer acquis e buffer acquis e buffer acquis e buffer acquis e buffer acquis Mode Flip Flop L incrémentation se fait au changement de buffer (en mode 0, 1 et 4 le numéro du 1 er buffer sera donc 0). Ces 32 bits de buffer peuvent être lus dans la RAM mesures uniquement [voies 2 (MSB) et 3 (LSB) coupleur 31]. Les voies «numéro de buffer-acquis» sont en lecture 2 x 16 bits uniquement depuis le bus spécifique P2. 8 bits en entrées / sorties TTL (en face avant) Ces 8 bits I/O d utilisation générale peuvent être écrits ou lus dans le registre base Short I/O +14H. Le sens de chaque bit est défini par les bits du registre base Short I/O +18H. L état à la mise sous tension positionne les 8 bits TTL en entrée. 34

40 B.6. Modes de fonctionnement L'ICV 108 possède 7 modes distincts d'acquisitions :! 2 modes FLIP FLOP UNIQUE fréquence F1 / H.IN ou F2! 2 modes FLIP FLOP CONTINU fréquence F1 / H.IN ou F2! 2 modes FLIP FLOP EVENEMENTIEL unique ou continu! 1 mode MONO EVENEMENT Ces modes sont définis dans le registre de contrôle base Short I/O +10H par les bits D0 à D2. 35

41 VME VME SUR LE VME (F2 PEUT ETRE A F1)

42 B.6.1. Modes Flip/Flop Les modes 0 à 5 sont concernés par ce fonctionnement. Les deux RAMs de mesures fonctionnent en cycle alterné : Pendant que la RAM de mesures <1> est remplie au rythme du séquenceur et suivant la table de motifs, la RAM de mesures <2> est disponible pour être lue par le VME ou transférée en mode maître. Le procédé est inversé au cycle suivant. L'utilisateur peut choisir :! la fréquence programmable utilisée par le séquenceur (F1 ou F2),! le mode continu ou le mode unique. Cette méthode d'acquisition en flip-flop présente les avantages suivants :! Aucune perte d'acquisitions par le fait de la lecture.! Datation continue des événements sous le contrôle de la table de motifs.! Sûreté de l'aspect séquentiel de l'acquisition due à l'utilisation de deux RAMS de mesures, contrairement à une RAM unique double accès.! Immobilisation minimale du microprocesseur (surtout en mode maître).! Gestion et mise en oeuvre simples.! Vitesse d'acquisition élevée. A chaque fin de buffer, le bit BFB prévient qu'un nouveau buffer est disponible pour être lu ou transféré (dans ce cas l interruption sera générée à la fin du transfert) et que le séquenceur charge le buffer suivant. 36

43 Remarque : Dans les diagrammes, le bit de fin de buffer (BFB) est le bit de fin de motif lorsque le compteur du nombre des motifs est égal à zéro. NM = 0 : l'ensemble des acquisitions dont la valeur est égale à NM x TABLE DES MOTIFS = 1 BUFFER ORGANISATION DES TABLES DE MESURES FLIP FLOP MODES MESURES RAM 1 MESURES RAM 2 Nb de motifs x longueur du motif Nb de motifs x longueur du motif START Fin de buffer START Fin de buffer 37

44 B Modes "SINGLE" : Modes 0 ou 1 ou 4 - Une fonctionnalité permet d utiliser pleinement tout espace mémoire mesure de l ICV 108 dans les modes simples 0, 1 ou 4. Le bit D6 ALLMEM du registre de contrôle 1 base Short I/O +10H permet de choisir cette fonction. * Le bit D06 ALLMEM = 0 dans le registre de contrôle base Short I/O+10H En modes FLIP/FLOP uniques, le premier <START> positionne l'écriture en RAM de mesures <1>, le deuxième <START> la positionne en RAM de mesures <2>. A chaque basculement, la carte s'arrête. Ces modes permettent d'acquérir un ensemble de voies de mesures : NM x Motifs! A la fréquence F1 dans le MODE 0! A la fréquence F2 dans le MODE 1! Utilisation de F1 et F2 dans le MODE 4 Ce mode permet de déclencher l'acquisition d'un motif de voies de mesures de type mode unique à la fréquence F2 à chaque événement (utilisation de la fréquence F1). Après un <START>, lorsque l'on reçoit F1 Les sous motifs sont acquis à la fréquence F2 jusqu'au bit de fin de motif, RESTRICTION : La fréquence F2 doit être strictement inférieure à la moitié de la vitesse maximale des convertisseurs. Lorsque l'on atteint le bit de fin de buffer BFB (NM = 0 et le bit de fin de motif), la carte s'arrête et les mesures sont disponibles à la lecture (le bit de fin de buffer est le bit de fin de motif lorsqu'on a NM = 0). 38

45 En fin de stockage, les mesures obtenues pourront être lues ou transférées. La fin des acquisitions est signalée par le positionnement à <1> du bit D15 dans le registre d'interruptions base Short I/O +06H ou par l'émission d'une interruption si celle-ci est autorisée en mode esclave. En mode maître, l ICV 108 demande l autorisation de transférer le buffer. * Le bit D6 ALLMEM = 1 dans le registre de contrôle 1 base Short I/O +10H Fonction en mode 0, 1 et 4. Elle permet d utiliser pleinement la mémoire mesure. Lorsque l on «start» l ICV 108 en mode 0, 1, 4, le buffer de RAM mesure bascule automatiquement. En fin de buffer RAM2, la carte s arrête, les 2 buffers sont remplis. Le nombre de mesures devient 2 x NM x Motifs. Exemple : Base H avec les RAMs 4Mo Lectures possibles jusqu à 087FFFFFH. En mode maître, le transfert se fait uniquement en fin de mesures du 2 ème buffer. 39

46 B Modes "CONTINUS" : Modes 2 ou 3 - En modes continus, la carte présente en lecture la RAM de mesures écrite au <START> précédent. L'arrêt des acquisitions peut s'effectuer par un <STOP> ou par une réinitialisation (les valeurs en mémoires de mesures étant conservées). Ces modes permettent d'acquérir un ensemble de voies de mesures NM x MOTIF! A la fréquence F1 dans le MODE 2! A la fréquence F2 dans le MODE 3 Les lectures des deux RAMs sont disponibles alternativement à partir de la même adresse de base (X00000H). La fin de stockage dans chaque RAM (BFB = NM x TABLE DES MOTIFS) est signalée par le positionnement à <1> du bit D15 dans le registre d'interruptions base Short I/O +06H ou par l'émission d'une interruption si celle-ci est autorisée. Nota : Avec les cartes coupleurs (ICV 124, ICV 122) en mode FLIP/FLOP et une horloge (HM) très rapide, l'acquisition dans la mémoire mesure peut être plus rapide que la lecture des voies par le Bus VME, le basculement peut alors arriver pendant les lectures. L'utilisateur devra donc prendre soin de vérifier ses flots d'informations. Le mode maître avec transfert par bloc en 64 bits permet d optimiser les débits. 40

47 Mode 4 : Voir Modes 0 et 1 B Mode " EVENEMENTS CONTINUS " : Mode 5 Ce mode permet de déclencher l'acquisition d'un motif de voies de mesures de type mode continu à la fréquence F2 à chaque événement (fréquence F1). On retrouve dans ce fonctionnement le cas du mode 4 mais le cycle est continu (FLIP/FLOP) dès la rencontre du bit de fin de buffer BFB. La lecture se fait toujours sur la RAM à l'adresse de base (Cf. modes 2 et 3). RESTRICTION : La fréquence F2 doit être strictement inférieure à la moitié de la vitesse maximale des convertisseurs. 41

48 B.6.2. Mode mono-événement Le mode 6 est concerné par ce fonctionnement. B Mode MONO-EVENEMENT : Mode 6 Les deux tables de mesures sont chaînées en un buffer tournant et initialisées par un <START>. En fin d'acquisitions, les RAMs de mesures concaténées contiennent suivant la table de motifs :! Une zone acquise antérieurement au trigger à la fréquence F1! Une zone acquise postérieurement au trigger à la fréquence F2! Une zone acquise postérieurement au trigger à la fréquence F1 Ce mode permet de surveiller un processus à vitesse lente puis, sur un événement, d effectuer des acquisitions rapides pendant un temps défini afin d économiser la quantité de mesures à traiter. START TRIG SIGNAL F1 F1 F1 F2 F1 F1 F1 F1 F2 F1 F1 Cette méthode d'acquisitions MONO-EVENEMENT présente les avantages suivants :! La carte ICV 108 gère un seul événement à la fois.! L'événement suivant pourra être acquis après lecture ou transfert du contenu des RAMs de mesures et redémarrage de la carte par le <START>.! On programme un nombre d'acquisitions POSTRIGGER. 42

49 Si le nombre de voies à acquérir est constant dans le sous motif à chaque coup d'horloge mesuré, nous aurons : NPOST = Nb HM x Nb CH Nombre de points Nombre d horloge Nombre de voies POST-TRIGGER mesures dans le sous motif Nb HM est égal à la valeur NPOST du registre base Short I/O +2AH. NP frequency F2 = Nb F2 x Nb CH Nombre de points Nombre d horloge Nombre de voies À la fréquence F2 mesures dans le sous motif Nb F2 est égal à la valeur NPF2 du registre base Short I/O +28H Ce mode permet de saisir un événement à l'apparition d'un TRIGGER soit externe (TRIGEXT) soit par écriture fictive dans le registre XFF4H. L'acquisition commence à l'apparition du <START> à la fréquence F1. A l'apparition du TRIGGER, l'adresse de la première horloge qui suit est mémorisée dans le registre ADRESSE TRIGGER sur 21 bits aux adresses base Short I/O +1CH et base Short I/O +1EH. L'acquisition continue pendant un nombre de coups d'horloge (HM) mesures défini dans le registre NPOST à l'adresse base Short I/O +2AH. L'horloge mesure passe à la fréquence F2 pendant un nombre de coups d'horloge mesures défini dans le registre NPF2 à l'adresse base Short I/O +28H puis revient à la fréquence F1 jusqu'à la fin des points du registre NPOST. 43

50 L'organisation dans la double RAM est indiquée dans le schéma cidessous : MODE MONO EVENEMENT MESURES RAM 1 + MESURES RAM 2 TRIGGER B C A MEASUREMENT NPF2 MEASUREMENT NPOST PRE TRIGGER Frequency F1 POST TRIGGER Frequency F2 POST TRIGGER Frequency F1 PRE TRIGGER Frequency F1 - A zone pre Trigger 2 x RAM de mesures - Npost à la fréquence F1 - B zone post Trigger NF2 mesures à la fréquence F2 - C zone post Trigger Npost mesures à la fréquence F2 La donnée la plus ancienne est en A. L'ordre chronologique est le suivant : de A à B ) pré TRIGGER F1 puis de B à C ) post TRIGGER F2 de C à A ) post TRIGGER F1 La longueur du post TRIGGER est celle qui est programmée par NPOST x Nb de voies sous-motif La longueur du pré TRIGGER est égale à : N pré = 2 x Nb de voies sous-motif - N posttrig 44

51 Deux horloges d'acquisitions sont disponibles F1 et F2. Les changements d'horloge se font de la façon suivante :! Les deux horloges battent en permanence.! Lors du changement de fréquence (au TRIGGER ou au TRIGGER + NPF2), on prend le premier point synchronisé de la fréquence demandée. Exemple : F2 = F1 x 4 switch lent rapide F1 TRIGGER F2 Exemple : F1 = F2 / 4 switch rapide lent DERNIER POINT NPF2 F2 F1 Pour le passage de F1 à F2 on prend le 1 er point F2 après le TRIGGER. Pour le passage de F2 à F1 on prend le point F1 qui suit la dernière mesure NPF2. 45

52 Quatre données sont à programmer : 1/ la fréquence F1 2/ la fréquence F2 3/ le nombre de coups d'horloge mesures NPOST 4/ le nombre de coups d'horloge mesures à la fréquence F2 dans NPF2 (F2 peut être égale à F1).! Le pré TRIGGER sera acquis à la F1! Le post TRIGGER sera acquis : NPF2 points à la fréquence F2 le reste (NPOST - NPF2) à la fréquence F1 CAS PARTICULIERS NPF2 = 0 ou F1 = F2 : Tous les points sont acquis à la même fréquence. NPF2 = NPOST : Tout le post TRIGGER (NPOST) est acquis à la fréquence F2. 46

53 B Mode 6 avec CARTES MULTIPLEXEES (ICV 120) Ex : Registre motifs 1e voie 0 : e voie 1 : e voie 2 : 4002 Dernière voie 3 : 8003 Le registre NPOST décrémente à la fin du motif en cours. Exemple : Lorsque le TRIGGER est présent avec 8 pts dans le registre NPOST et 0 dans le registre NPF2 Channel BFM BFM BFM Trigger Address NPOST POINTS Effective Trigger 47

54 ICV108 MODES D'ACQUISITIONS MODES UNIQUES0 ou 1 START STOP TRIGGER HORLOGE MESURE HM HM=F1ouF2 STOCKAGE VOIES SOUS MOTIF STOCKAGE RAM 1 NMOTIFS BFB LECTURE VME RAM 1 STOCKAGE RAM 2 NM = Nombre de Motifs BFM= Bit de Fin de Motif BFB= Bit de Fin de Buffer BFB LECTURE VME RAM 2 MODES CONTINUS 2 ou 3 START STOP TRIGGER HORLOGE MESURE HM HM=F1ouF2 STOCKAGE VOIES SOUS MOTIF STOCKAGE RAM 1/LECTURE VME RAM 2 BFB STOCKAGE RAM 2/LECTURE VME RAM 1 BFB STOCKAGE RAM 1/LECTURE VME RAM 2 STOP MESURES BFB MODE EVENEMENTIEL UNIQUE 4 START STOP TRIGGER HORLOGE MESURE HM F1 F2 F2 BFM F1 F2 F2 BFB F1 F2 F2 BFM F1 F2 F2 BFB STOCKAGE VOIES STOCKAGE RAM 1 LECTURE VME RAM 1 STOCKAGE RAM 2 LECTURE VME RAM 2 MODE EVENEMENTIEL CONTINU 5 START STOP TRIGGER HORLOGE MESURE HM F1 F2 F2 BFM F1 F2 F2 BFB F1 F2 F2 BFM F1 F2 F2 BFB F1 F2 STOP MESURES F2 BFB STOCKAGE VOIES STOCKAGE RAM 1/LECTURE VME RAM 2 STOCKAGE RAM 2/LECTURE VME RAM 1 STOCKAGE RAM 1/LECTURE VME RAM 2 MODE MONOCOUP 6 GATE TRIGGER HORLOGE MESURE HM STOCKAGE VOIES F1 F1 STOCKAGE RAM CONCATENEE F1 F2 F2 F2 F2 F2 F2 NPF2 NPOST ACCES VME INTERDIT F2 F1 F1 BFB ACQUISITION TERMINEE ACCES VME AUTORISE synmod1

55 B.7. Définition détaillée des registres Ce chapitre donne des explications pour chaque bit de chaque registre décodé dans l espace Short I/O du bus VME (voir cartographie générale chapitre B.1.1.). B.7.1. Registre d identification! adresse base Short I/O +00H! accès permanent autorisé en lecture uniquement D15 D14 D13 D12 D11 D10 D09 D08 D07 D06 D05 D04 D03 D02 D01 D La lecture de ce registre donne le numéro d identification de la carte : 108A indice de révision de la carte 48

56 B.7.2. Registre d adresse standard VME REGISTRE VME 1 : Ce registre sert à programmer l adresse de l ICV 108 vue du bus VME dans l espace standard A24.! adresse base Short I/O +02H (état 0001H au RESET).! accès permanent autorisé en écriture/lecture D15 D14 D13 D12 D11 D10 D09 D08 D07 D06 D05 D04 D03 D02 D01 D00 A23 A22 A21 A20 A19 A18 A17 A Register address validation >>>Bit D00 : Validation du contenu du registre VME 1 (écriture/lecture). 1 = Contenu valide (table des motifs accessibles ) 0 = Contenu invalide (au RESET). La table des motifs est inaccessible, l'icv 108 n'est pas vue dans l'espace standard A24. >>>Bits D07 à D01 : Bits réservés lus à zéro. >>>Bits D15 à D08 : Adresse espace table de mesures décodage A32. L'adresse de base de l'icv 108 correspond aux bits D15 D08 du registre, soit respectivement A23 A16 du bus VME. Les Adresses Modifiées décodées sont 39H, 3DH. Exemple : A24 accès décodage entre H 80FFFFH D15 D14 D13 D12 D11 D10 D09 D08 D07 D06 D05 D04 D03 D02 D01 D X X X X X X X

57 B.7.3. Registre d adresse étendu VME REGISTRE VME 2 : Ce registre sert à programmer l adresse de l ICV 108 vue du bus VME dans l espace étendu A32.! adresse base Short I/O +04H (état 0001H au RESET).! accès permanent autorisé en écriture/lecture D15 D14 D13 D12 D11 D10 D09 D08 D07 D06 D05 D04 D03 D02 D01 D00 A31 A30 A29 A28 A27 A26 A25 A24 A23 A Register address validation >>>Bit D00 : Validation du contenu du registre VME 2 (écriture/lecture). 1 = Contenu valide (tables de mesures accessibles suivant contenu) 0 = Contenu invalide (au RESET). Les tables de mesure sont inaccessibles, l'icv 108 n'est pas vue dans l'espace A32. >>>Bits D05 à D01 : Bits réservés lus à zéro. >>>Bits D15 à D06 : Adresse espace table de mesures décodage A32. L'adresse de base de l'icv 108 correspond aux bits D15 D06 du registre, soit respectivement A31 A22 du bus VME. Les Adresses Modifiées décodées sont 09H, 0DH, 0BH, 0FH, 08H, 0CH. Exemple : A32 accès décodage entre A H A5BFFFFFH D15 D14 D13 D12 D11 D10 D09 D08 D07 D06 D05 D04 D03 D02 D01 D X X X X X 1 A