La technologie SiP (System in a Package). Comment réaliser de très PETITS objets sécurisés communicants en optimisant l intégration électronique

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1 GDR ONDES GT4 Antennes & Circuits Paris ENST 3 Novembre 2005 PETITS OBJETS COMMUNICANTS SECURISES (SSCO) QUELS DEFIS TECHNOLOGIQUES ET APPLICATIONS POUR L AVENIR La technologie SiP (System in a Package). Comment réaliser de très PETITS objets sécurisés communicants en optimisant l intégration électronique Chris Barratt Insight SiP Insight SiP

2 Résumé Introduction Définition de «RF SiP» Système RF dans un boîtier Rôle de RF SiP dans la vie du produit Technologies RF SiP SiP sur substrat laminé organique SiP sur substrat céramique co-cuit basse température (LTCC) SiP basé sur silicium couche mince sur silicium Intégration d antennes Méthodologies de Conception pour RF SiP Faisabilité et Partition Système Outils de conception standards Conception de fonction enterrées Intégration Système et dessin des couches Antennes Fabrication de SiP Substrats Assemblage Test Conclusions

3 Introduction (SiP versus SoC) SoC versus SiP (single chip versus multiple chip solutions) SiP ou SoC? SoC = System on Chip : autant du système que possible sur une seule puce Qu est-ce que c est du SiP RF? Une solution RF complète: Une ou plusieurs puces Fonctionnalité RF passive - enfouie dans le substrat et/ou dans des composants monté en surface (SMT). Forme physique d un boîtier de puce Sous-système fonctionnel et testé

4 Rôle de RF SiP dans le cycle de vie produit Cycle de vie des Systèmes RF Circuit imprimé avec beaucoup de composants 50 x 50 mm. Obtenir fonctionnalité. Réduire la taille du circuit imprimé en optimisant les composants 30 x 30 mm SiP 10 x 10 mm SoC 7 x 7 mm SiP vs SoC SiP va réaliser le sous-système RF complet SoC demande au moins des circuits passifs en externe SoC peut devenir la solution à long terme, seulement si les volumes le méritent Paramètre Temps pour le Développement Mélange de Technologie Taille Typique Besoin de Composants Externes Coût de Développement Coût de Production SiP 1 an Oui Filtres/Cris taux 10 x 10 x 1,5 mm Non Moyen Bas SoC 2 3 ans Non 7 x 7 x 0,9 mm Oui Elevé Très bas

5 SiP basé sur substrat laminé organique Substrat Multi-couche Getek, BT 4 couches métalliques typiquement 2 corps ou simple corps Epaisseur total approx. 0,4 mm Fonctionnalité Enfouie Interconnexion, Interface Module Composants Passifs Large-bande (baluns, filtres) Fonctionnalité Montage en Surface Filtres, Cristaux, SAW, L, C, R Fonctionnalité - Semiconducteurs Flip chip (ou micro-câblage) Protection Sur-moulage plastique Couvercle métallique pour CEM

6 SiP sur Céramique - LTCC Substrat Co-Cuit Basse Température LTCC 6 à 10 couches ε r =ca8 Epaisseur total approx. 0,5 mm Fonctionnalité Enfouie L, C de valeurs faibles Filtres, Baluns, Interconnexions, Interface Module Fonctionnalité Montage en Surface L, C, R, Cristaux, SAW Fonctionnalité - Semiconducteurs Flip chip (ou micro-câblage) Protection Sur-moulage plastique Couvercle métallique pour CEM)

7 SiP basé sur Silicium Couche Mince Process Couche Mince Faible Coût Basé sur la technologie silicium Substrats Verre, Si, AsGa (!) Tolérances few % Fonctionnalité substrat couche mince L, C, R, Filtres, Baluns, Interconnexions Fonctionnalité substrat laminé Interconnexions complémentaires Interface Module Fonctionnalité Semiconducteurs Flip-chip sur silicium Protection Sur-moulage plastique Couvercle métallique pour CEM)

8 Antennes sur SiP Antennes intégrées dans le substrat LTCC Augmente la taille Antennes au-dessus du substrat Compatible avec Laminé, LTCC et Silicium Augmente la hauteur

9 Conception Faisabilité & Organisation Système Technologies Semiconducteur CMOS, RF CMOS, AsGa, SiGe, GaN Coût, Fonctionnalité, Taille, Risque Technologies SiP Laminé organique, LTCC, Silicium, Couche Mince Coût, Fonctionnalité, Taille, Effort de Développement, Risque Technologies d Assemblage SMT 0201/0402 Flip-chip Micro-câblage (CoB) Interface Application LGA, BGA,.. Coût, Fiabilité Comparaison des Technologies Basé sur l Expérience avec une Méthodologie de Comparaison

10 Conception Logiciels Standards Les outils Simulation Système Capture Schématique et Simulation/Optimisation Circuit basé sur une Approche de Bibliothèque Génération des couches à partir d une Bibliothèque Vérification à l aide d outils de Simulation Electromagnétique Conception Semiconducteurs Méthodologie bien établie Basé sur Bibliothèque de Modèles pour chaque Fondeur Fonctions RF Enfouies Doit permettre l optimisation des couches pendant la conception Approche Bibliothèque mal adaptée Intégration de SiP et SoC Actuellement Besoin de plusieurs outils distincts Tendance Les outils tentent d aller du Silicium au circuit imprimé

11 Conception Fonctions RF Enfouies(1) Conception Schématique Eléments Standards Localisés/distribués Optimisation avec composants actifs Choix de la Structure des Couches Matériaux, Epaisseurs, Nombre de Couches Génération d Objets Paramétriques (L, C, Lignes, Baluns) Génération à partir d une bibliothèque d objets mécaniques standards qui sont transposés sur une structure de couches Simulation EM afin de créer une Bibliothèque Local pour chaque Projet Performance électrique dépend des paramètres mécaniques Y C1 X L C2 Paramètres X,Y S(X,Y)

12 Conception Fonctions RF Enfouies(2) Optimisation à partir des Objets Paramétriques Remplace les éléments idéaux Co-simulation avec des dispositifs actifs Si nécessaire modifier la structure des couches et recommencer Génération Automatique des Couches Fonctions Enfouies complètes Vérification Electromagnétique Comparer aux optimisations Ajustage des couches Utiliser l optimisation au niveau schématique pour reboucler sur les couches SiP basé sur Silicium Approche Classique de Bibliothèque Possible TL 1 TL 2 TL 3 TL 4 X L X C1 X C2 X L XC2 X C1

13 Conception Intégration Système et Dessin des Couches Intégration Système Composants Actifs Semiconducteur Fonctions RF Enfouies Autres Composants à Montage en Surface Systèmes Complexes Utilisation d outils complets combinant Circuit Imprimé, Boîtier et and Semiconducteurs (eg Cadence) Systèmes Simples Utilisation d outils Electromagnétiques avec un lien au Schématique (Agilent ADS, Ansoft Designer) Antennes Outils de Conception Electromagnétique (ADS Momentum, Ansoft HFSS)

14 Fabrication - Substrats Base de Fabriquants Asiatiques Céramique LTCC Epaisseur des couches 20 à 100 um Diamètre de via ca 100um Largeurs de lignes/espaces 100um Vias borgnes et enterrés Laminés Organiques Gamme de Matériaux, Epaisseurs, Types de Via Fonctions Enterrés limitées aux Fonctions Large-Bande (Tolérances) Coût par mm2 inférieur à LTCC mais solutions utilisent plus de surface Couche Mince Captif (ST, Philips) Coût? Tolérances aussi bien ou mieux que LTCC. Offre Commerciale Stats ChipPac CSMP (Chip Scale Module Package)

15 Fabrication Assemblage & Test Assemblage Sous-Traitants Base importante en Asie Technologies Micro-câblage et «Flip Chip» Assemblage de CMS Sur-moulage et couvercles métalliques Intégration Silicium peut être assimilé à la mise en boîtier de semiconducteur Test La plupart de sous-traitants d assemblage intègre le test Base de sous-traitants spécialisés en Asie Utilisation d équipement de test RFIC Testeur et Handler

16 Conclusions RF SiP Un bon compromis coût/performance pour l intégration système Temps de Développement sont sous contrôle (cf SoC) Organisation Système et choix de type de SiP doivent être optimisés pour chaque application Besoin de Méthodologies de Conception Spécifiques Un large éventail de ressources de fabrication existe essentiellement en Asie

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