Présenté par : Sous la direction de :

Transcription

1 ANNEE UNIVERSITAIRE LAYOUT DE SWITCHS RF STAGE EFFECTUE A ST MICROELECTRONICS GRENOBLE Rapport de stage de licence professionnelle EISI option microélectronique microsystèmes Présenté par : Sous la direction de : VINGATARAMIN Ludgi CLIN Stéphane

2 1

3 «Les choses sont parfois si simples, que leur compréhension s en trouve compliquée» 2

4 3

5 REMERCIEMENTS Je tiens d abord à remercier mon maître de stage, monsieur Stéphane CLIN, pour m avoir formidablement accueilli et conseillé tout au long de ce stage. Je tiens de même à remercier l ensemble de Cellular Communication Division et plus particulièrement l équipe de Back End, mesdames Corinne DEVEY et Caroline KHOURI, messieurs Patrick CIANTRA, Stéphane CLIN et Patrick CORREARD, ainsi que monsieur Thierry DIVEL, pour leur chaleureux accueil et leur aide précieuse. Je tiens ensuite à adresser mes sincères remerciements à l ensemble du personnel de l IUT GEII pour leurs précieux conseils et l aide qu ils m ont apportée au cours de la formation. Je tiens enfin à remercier mes parents et mes proches, pour leur aide et leur soutien indéfectible. 4

6 5

7 RESUME Ce stage consiste à la réalisation d un test chip d une application à base de switchs RF conçue dans une technologie HCMOS, et destinée à la téléphonie mobile. Le but principal du layout du circuit, compte tenu de sa sensibilité, réside dans la réduction maximale des capacités parasites et des résistances d accès. Trois versions de ce circuit ont été réalisées : deux versions circuits et une version permettant de réaliser des mesures. Mots clés : layout, switch RF, test chip, HCMOS, SOI, capacité parasite, résistance d accès, cadence. ABSTRACT This training is based on the carrying out of a test chip for an HCMOS, RF switchs implementation for cellular phoning. The aim target of the layout, due to the circuit sensitivity, was to reduce as much as possible, parasite capacitors and access resistors phenomenon. Three circuit versions were developed: two circuit versions and another one for measurement carrying. Keywords: layout, RF switch, test chip, HCMOS, SOI, parasite capacitor, access resistor, cadence. 6

8 7

9 SOMMAIRE REMERCIEMENTS 4 RESUME 6 ABSTRACT 6 SOMMAIRE 8 ST MICROELECTRONICS 10 I. HISTORIQUE 10 II. UNE DIMENSION MONDIALE 10 III. LE SITE DE GRENOBLE 10 INTRODUCTION 14 L OUTIL CADENCE 16 LA TECHNOLOGIE HCMOS9 SOI 20 I. GENERALITES 20 II. LE SOI 20 III. DESCRIPTION 20 METHODES DE BASE DU LAYOUT 22 I. ANALYSE DU SCHEMA ELECTRIQUE 22 II. REALISATION DU FLOOR PLAN 22 III. ROUTAGE DES COMPOSANTS 22 LES SWITCHS RF 26 I. INTRODUCTION 26 II. TRAVAIL DEMANDE 26 III. ARCHITECTURE DES SWITCHS RF 27 IV. LAYOUT DES CIRCUITS INTEGRES 30 V. GENERATION DU SEAL RING ET DES MASQUES 41 VI. GENERATION DES DUMMIES 45 CONCLUSION 48 LA CONDUITE DE PROJET A ST MICROELECTRONICS GRENOBLE 50 I. NATURE DU PROJET 50 II. CYCLE DE DEVELOPPEMENT D UN PRODUIT 50 III. GESTION DU PROJET 52 IV. CONCLUSION 53 BIBLIOGRAPHIE 54 TABLE DES ILLUSTRATIONS 56 TABLE DES MATIERES 57 8

10 9

11 ST MICROELECTRONICS I. Historique La compagnie ST Microelectronics, est issue de la fusion en 1987, de SGS Microelettronica (Italie) et de Thomson Semiconducteurs (France), dans le but de devenir un leader mondial dans la technologie submicronique. Aujourd hui, ST Microelectronics est l une des plus grandes compagnies de semiconducteurs au monde, avec un bénéfice net de 9,85 milliards de $ en II. Une dimension mondiale ST Microelectronics, c est aujourd hui environ employés, 16 centres de R&D, 39 centres de design et d application, 17 sites majeurs de production et 78 bureaux de ventes à travers 36 pays. ST dispose de sites de production sur chaque continent. Des unités de fabrication de wafers 200mm sont présentes à Agrate Brianza et Catane (Italie), Crolles et Rousset (France), Phoenix (USA) et Singapour. Pour les wafers de 300mm, ST est à la base d une alliance pilote avec Freescale et NXP Semiconductors, implantée sur le site de Crolles2. Il existe aussi un partenariat avec Hynix Semiconductors sur le site de Wuxi City en chine, pour la production de mémoires flash NAND. Toujours dans la production de wafers 300mm, le site de Catane est en phase d équipement. L alliance Crolles2 est aussi le support d un programme de R&D pour une technologie de pointe avec des CMOS de taille jusqu à 32nm. Depuis sa création, la R&D a toujours occupée une place prépondérante dans la politique de ST. En 2006, 1,667 milliards de $ ont été investis dans ce domaine, soit 16,9% des revenus annuels. Cette investissement a abouti à 607 dépôts de brevets en 2006, ce qui fait de ST l un des groupes industriels les plus innovants et prolifiques dans ce secteur. III. Le site de Grenoble 1. Caractéristiques C est le plus important site français de développement produits de la compagnie. Il présente une multi expertise scientifique et technique, qui permet une cohérence des activités par la couverture de la chaine de valeur complète : du marketing au support client. Il dispose également d une infrastructure industrielle lourde en équipements techniques pour la conception, l évaluation et l industrialisation des nouveaux produits. 2. La production du site On retrouve les produits développés par ST Grenoble dans : Les téléviseurs analogiques. 10

12 Les lecteurs audio numériques. La plupart des décodeurs de télévision numérique. Plus de 50 millions de téléphone avec caméra, capturant et traitant l image. Des centaines de millions de téléphone cellulaires. Une large part des écrans d affichage de tailles et technologies variées. Les disques durs pour le stockage de données informatiques 3. Organisations présentes sur le site. Figure 1: organisations présentes à ST Grenoble. Le groupe MMC est spécialisé dans la conception de circuits pour la téléphonie mobile. MMC est divisé en plusieurs divisions, dont la plus importante est CCD 1. Figure 2 : Organisation de Cellular Communication Division 1 Cellular Communication Division. 11

13 Figure 3 : Organisation de Advanced IP's & Technology Platform Le cadre de ce stage, sera l équipe de back end de l Advanced IP s & Technology Platform, qui réalise le layout des circuits pour les différentes équipes du GRENOBLE RF & Mixed signal expertise center. 4. Effectifs du site Figure 4 : effectifs du site de ST Grenoble 12

14 13

15 INTRODUCTION Ce stage de fin d études en licence professionnelle EISI option microélectronique microsystèmes, s est déroulé chez ST Microelectronics Grenoble, au sein de la division CCD 2, dans l équipe de back end 3 dirigée par Monsieur S. CLIN. D une durée de quatre mois, il a été séparé en trois parties : La première, a consisté en une formation d un mois aux méthodes de bases du layout et de l outil informatique en place au sein de la société. La deuxième, a été consacrée au layout du test chip d un projet de développement de switchs RF implémentés sur une technologie HCMOS en SOI 4. La dernière, qui a été dévouée à aider à la réalisation d autres projets, entre la fin du projet switchs RF et la fin du stage. La personne chargée de concevoir les circuits à base de switchs était en congé maternité au début du projet. De ce fait le design du circuit été réalisée par un autre designer, parallèlement à d autres projets. Pour aider à l avancement du projet, j ai donc eu l opportunité de modifier certains schémas électriques, en plus de la réalisation du layout des circuits. 2 Cellular Communication Division. 3 Activité qui consiste à la réalisation du layout des circuits intégrés. 4 Silicon On Insulator : voire explication dans le chapitre «LA TECHNOLOGIE HCMOS9 SOI» 14

16 15

17 L OUTIL CADENCE L'outil cadence est une chaîne complète de conception qui propose un ensemble de logiciels répondant à la quasi totalité des besoins dans les domaines : De la conception de circuits intégrés. De la simulation de haut niveau. Ou bien encore du dessin "full custom" d'un circuit. Le système cadence est un outil qui utilise un standard graphique existant sur différentes plates-formes informatiques Unix. Il utilise comme environnement le standard X qui est un système graphique multifenêtrage. Figure 5 : flot général concepteur fondeur Lorsque que l on exécute la ligne de commande qui lance cadence, une fenêtre CIW (Command Interpreter Window) s ouvre : c est la fenêtre à partir de laquelle les différents outils de cadence peuvent être lancés. Figure 6 : fenêtre CIW La fenêtre library manager, permet de naviguer entre les différentes bibliothèques de composants disponibles. 16

18 Figure 7 : fenêtre library manager Comme on peut le constater, cette fenêtre est constituée de 4 zones : Library : permet de choisir une bibliothèque de composants. Category : Cette zone peut être cachée en cliquant sur Show Categories. Elle permet d'effectuer un sous-classement au sein d'une même bibliothèque. Cell : C'est la zone dédiée aux composants eux-mêmes. View : Chaque composant (Cell) peut posséder plusieurs vues. A chacune de ces vues est associée l'application permettant de l'éditer (symbole, schéma, layout,...). En général, la conception d un circuit intégré s effectue à partir du flot suivant : Figure 8 : flot de conception d'un circuit intégré Nous nous limiterons ici à la présentation des outils relatifs au layout d un circuit. L étape préalable à tout layout, est la visualisation du schéma électrique. Pour cela, il faut ouvrir, dans la fenêtre library manager, la vue schematic de la cellule à réaliser. Cette action lance l outil schematic composer, qui permet la réalisation des schémas électriques. Figure 9 : fenêtre schematic composer 17

19 A partir du schéma électrique ouvert, on peut alors réaliser le layout correspondant, en activant l outil virtuoso (création de la vue layout de la cellule). Figure 10 : fenêtre virtuoso Une fois le layout du circuit réalisé, il est indispensable de procéder à deux vérifications pour valider le circuit dessiné : Une vérification DRC (Design Rules Checking) qui permet de vérifier que les règles de dessin inhérentes à la technologie employée, définies par le DRM (Design Rules Manual) sont respectées. Cette vérification est effectuée par un outil lancé à partir de virtuoso. Figure 11 : fenêtre vérification DRC Une vérification LVS (Layout Versus Schematic) qui contrôle l adéquation d un point de vue connectique, mais aussi les caractéristiques (taille, géométrie, etc) des composants, entre le layout et le schéma électrique du circuit. Cette vérification est effectuée par un outil également lancé à partir de virtuoso. Figure 12 : fenêtre vérification LVS 18

20 19

21 I. Généralités LA TECHNOLOGIE HCMOS9 SOI Comme son nom l indique, le HCMOS9 (High speed CMOS9) est une technologie à base de transistors CMOS à vitesse de commutation élevée. La taille minimale que peut avoir la grille d un transistor est de 0,13µm. En fonction de la couche d oxyde de grille des transistors, cette technologie est adaptée pour deux types d applications : Les CMOS avec une épaisseur d oxyde de grille de 2nm (GO1) permettent la conception de circuits alimentés en 1,2V. Les CMOS avec une épaisseur d oxyde de grille de 5nm (GO2) permettent de concevoir des applications jusqu à 2,5V, ainsi que des circuits RF spécifiques tels que les switchs RF. La véritable particularité du HCMOS9 SOI, réside dans le matériau dans lequel est fabriqué le wafer, le SOI. II. Le SOI Le SOI, ou Silicon On Insulator, est un matériau qui a été mis au point par la société grenobloise SOITEC fondée par des chercheurs du CEA LETI, dans le début des années 80. Un des avantages des circuits sur SOI par rapport à ceux sur silicium massif, est qu ils fonctionnent sans faillir dans les conditions les plus critiques, y compris sous bombardements ioniques ou dans des températures extrêmes. Ceci est possible grâce à une couche de matériau monocristallin isolant qui préserve des perturbations le transistor. Autre atout du SOI, sa consommation : à consommation égale, les puces SOI fournissent une puissance deux fois plus importantes que leurs homologues sur silicium classique. Etant moins énergétiques, elles produisent moins de calories, et nécessitent donc moins d être refroidies, ce qui est particulièrement avantageux pour les applications informatiques. De plus, du fait de la présence d oxyde entre le substrat et le transistor, le phénomène de latchup est totalement résolu en SOI. III. Description 1. Les couches d interconnexion Mis à part les couches permettant de réaliser les transistors, la technologie HCMOS9 SOI dispose de 7 niveaux de métaux pour réaliser les interconnexions. 20

22 Figure 13 : principaux niveaux utilisés en HCMOS9 SOI Les derniers niveaux de métaux qui sont en aluminium (ALUCAP) et en cuivre (METAL6), de par leur forte densité de courant, sont très employés pour réaliser les pistes d alimentations et autres pistes à fort passage de courant. 2. Quelques composants Figure 14 : transistors en HCMOS9 SOI La particularité des transistors et de la plupart des composants en SOI par rapport aux technologies classiques, est la présence d une prise substrat (body contact) qui permet de polariser le substrat du transistor. Figure 15 : condensateur en HCMOS9 SOI Figure 16 : résistance en HCMOS9 SOI 21

23 METHODES DE BASE DU LAYOUT Dans ce chapitre, seront explicitées quelques règles ou techniques de layout utilisées au sein de l équipe de back-end de la division CCD. Les différents modèles employés par la suite sont issus de la phase d entraînement suivie en début de stage. I. Analyse du schéma électrique La première étape du layout d un circuit consiste à analyser son schéma électrique. Cela permet d identifier des blocs fonctionnels «sensibles», qui nécessitent, afin de garantir leur bon fonctionnement, des attentions particulières au niveau du layout. Figure 17 : schéma électrique quelconque Ainsi, sur le schéma ci-dessus, les blocs dont le layout devra être particulièrement soigné sont les paires différentielles qui doivent avoir une symétrie la plus parfaite possible, et les miroirs de courant dont les transistors doivent être matchés (ils doivent être implantés dans le même caisson et avoir la même orientation). De même, en fonction de la nature de l application, on fera également attention à des paramètres tels que la disposition de certains blocs par rapport à d autres, ou encore la dimension et la structure des pistes d interconnexion pour garantir une certaine densité de courant. II. Réalisation du floor plan La phase de layout, proprement dite, commence par la disposition des composants sur la surface maximale allouée au circuit. On regroupe alors, dans la mesure du possible, les composants par blocs fonctionnels en utilisant une surface la plus petite possible. Il est également important dans la gestion de l espace, d anticiper le routage des composants, en prévoyant suffisamment d espace pour les interconnexions. III. Routage des composants C est l ultime étape, qui consiste à relier les composants entre eux, à partir du schéma électrique. Dans un souci de confort, on prendra garde à conserver la même orientation (horizontale ou verticale) pour un même niveau de métal : cela permet, en cas forte densité de pistes, d homogénéiser l utilisation des différentes couches de métaux. 22

24 Figure 18 : orientation recommandée pour les niveaux de métaux En effet, le fait de répartir de manière homogène l orientation des différentes couches de métaux, permet de prévenir la création de «murs» (voire figure 18, illustration de gauche) qui réduirait les possibilités de routage. Figure 19 : orientation des différents niveaux de métaux En microélectronique, deux des fonctions les plus utilisées, sont les paires différentielles et les miroirs de courant. En ce qui concerne la paire différentielle, qui pour fonctionner correctement doit observer une parfaite symétrie entre les deux transistors, on effectue dans la plupart des cas un routage dit en «cross coupling». Figure 20 : routage en cross coupling 23

25 Dans cette structure, chaque transistor est divisé en deux transistors, disposés en diagonale (voire figure 20). Cette architecture permet de garantir un environnement identique sur chaque transistor. Pour les miroirs de courant, les transistors doivent systématiquement être «matched», c'est-àdire implantés dans le même caisson et avoir la même orientation de grille. Figure 21 : layout d'un miroir de courant Egalement dans le but de garantir le même environnement à chaque transistor, un transistor dummy 5 est placé de chaque côté du miroir de courant. 5 Un dummy est un composant sans influence au niveau du circuit, qui est placé à côté d un autre composant pour fournir à celui-ci un environnement physique souhaité. Les dummies sont généralement placés aux extrémités de chaînes de composants. 24

26 25

27 LES SWITCHS RF I. Introduction Le projet vise à développer des switchs 6 RF, permettant de commuter le signal reçu par une antenne de téléphone mobile, vers plusieurs canaux de réception. Dans sa version initiale, l IP 7 devait comporter 5 canaux de réception. Pour répondre à un désir du client, une version avec 3 canaux de réception a également été développée. Figure 22 : fonction des switchs RF Avant d être mise sur le marché, l application de switch va d abord devoir être testée et validée par rapport aux spécifications techniques souhaitées. Ainsi, la version de l IP réalisé dans ce stage sera d abord implantée dans un test chip 8 afin de subir différentes mesures. Dans ce cadre, sera également développée une version d energy management qui permettra d effectuer des mesures spécifiques sur la consommation énergétique de certains blocs du circuit. II. Travail demandé Le sujet de ce stage consiste à réaliser le layout des deux versions de switchs RF, ainsi que celui d un module d energy management. La date de PG 9 a été fixée au 11 mai Interrupteur. 7 Intellectual Property : application développée chez ST Microelectronics qui est ensuite livrée à un client. 8 Maquette de test d un circuit, qui permet de contrôler et mettre au point ce dernier avant sa production. 9 Pattern Generation : fabrication des masques des circuits intégrés. 26

28 III. Architecture des switchs RF 1. Switchs RF à 5 canaux de réception Figure 23 : structure de l'ip switchs RF à 5 canaux L IP développé est constitué de cinq blocs fonctionnels : Le CTRL, qui permet de sélectionner un canal de réception pour la transmission de données. Les 5 SWITCH, qui sont des ensembles de transistors assurant la commutation entre l antenne et le canal sélectionné par le CTRL. Le LDO 10, qui permet à partir de la batterie du téléphone, de délivrer une tension stable nécessaire au fonctionnement du circuit. Le Band Gap (BG), qui est un bloc analogique dont la fonction est de générer une référence de tension indépendante des fluctuations de la température de fonctionnement du circuit. Le Charge Pump (CP), qui fournit une tension négative permettant dans certaines conditions, de bloquer les switchs. Les différentes entrées/sorties du circuit seront connectées à des plots (pads) disposés en couronne (l IO RING). 10 Low Drop Output 27

29 2. Switchs RF à 3 canaux de réception Figure 24 : structure de l'ip switchs RF à 3 canaux Cette version est identique à la version précédente, mis à part le nombre de canaux qui est limité à trois. 28

30 3. Module d energy management Figure 25 : structure du module d'energy management Dans ce module de test, afin de pouvoir effectuer des mesures, les sorties du LDO, du Band Gap et du Charge Pump, ont été connectées aux sorties Rx_2 à Rx_5. On remarquera la présence d un buffer sur la sortie Rx_4, qui a été rajouté, afin d éviter un écroulement du signal qui pourrait être causé par la capacité du pad de connexion. 29

31 IV. Layout des circuits intégrés 1. Layout de l IO RING Figure 26 : layout de l'io RING 30

32 L IO RING est constitué de 14 pads d entrées/sorties (disposés suivant un pas de 130µm), pour une dimension de 1,5mm 1mm qui équivaut à celle du circuit intégré. Ces différents pads dont la structure sera expliquée un peu plus tard, sont reliés par deux rails de protection ESD 11, VPLUS (séparé en deux, une partie analogique et une partie digitale) et VMINUS. Sont connectés à ces rails, des ponts de diodes et des ESD clamp, dont le rôle sera expliqué cidessous. On notera que, pour faciliter l élaboration de circuits pouvant être complexes, des composants de base ou plus complexes réalisés précédemment, sont disponibles dans des bibliothèques communes aux différentes équipes de conception. Dans ces bibliothèques, les composants sont classés par technologie ou par projet. a) L ESD clamp Figure 27 : layout d'un ESD clamp Il permet de protéger les dispositifs auxquels il est connecté contre les surtensions en limitant la tension à 2,5V. Lorsqu une décharge électrostatique intervient sur l une de ses entrées, le clamp se comporte alors comme un circuit fermé qui limite la tension du circuit à une valeur crête (ici 2,5V). En fonctionnement normal, le clamp est assimilable à un circuit ouvert. Le layout de ce circuit qui été réalisé par une autre équipe, a été récupéré dans une bibliothèque de composants de protection ESD et réutilisé tel quel. 11 Electro Static Discharge 31

33 b) Le pad RF Figure 28 : layout d'un pad RF Par rapport à un pad classique, sa surface a été doublée pour permettre le passage d un fort courant provenant de l antenne. Des diodes de protection ESD ont été disposées aux connexions avec les rails VPLUS et VMINUS, à raison de 7 diodes sur VPLUS et 10 diodes sur VMINUS. Par rapport aux autres pads, le pad RF 12 comporte un nombre de diodes de protection ESD plus conséquent, car il doit supporter une amplitude de tension plus importante (6V maximum contre 2,5V pour les autres plots). c) Le pad VDD Figure 29 : layout d'un pad VDD 12 Radio Frequency 32

34 Equipé d un ESD clamp, il permet de protéger l entrée/sortie connectée contre les décharges électrostatiques, en évacuant celles-ci dans le rail VPLUS. d) Le pad GND Figure 30 : layout d'un pad GND De fonction et structure analogue au pad VDD, il permet d évacuer les décharges électrostatiques dans le rail VMINUS. e) Le pad digital Figure 31 : layout d'un pad digital De même structure et fonction que le pad RF, celui-ci est néanmoins deux fois plus petit et possède seulement deux diodes de protection ESD (une connectée à chaque rail de protection), ayant à supporter des tensions beaucoup plus faibles. 33

35 2. Layout des blocs principaux des schémas top a) Layout du switch Figure 32 : layout du switch Chaque switch est constitué de plusieurs transistors en série qui travaillent en commutation. Ces transistors sont activés par deux signaux appliqués sur leur grille, Vg_on et Vg_off. Les contacts avec l antenne et la sortie sont réalisés par des connexions en METAL6 et ALUCAP. Figure 33 : layout d'un transistor constituant les switchs RF On remarquera que le layout du transistor qui compose les switchs a été pensé pour réduire autant que possible, les capacités parasites entre son drain (D) et sa source (S). Les capacités parasites en question étant causées par la structure interdigitée des contacts drain et source, les derniers niveaux de métaux de ceux-ci ont été réduits afin de limiter les surfaces en vis-à-vis. 34

36 b) Layout du CONTROL Figure 34 : layout du CONTROL Ce bloc, composé de plusieurs sous-fonctions logiques, permet de contrôler la commutation des switchs, et donc de sélectionner un canal de réception. On remarquera la largeur plus importante des pistes d alimentation en bord de cellule, afin de garantir le passage de courants élevés. La composition de ce bloc ne souffrant d aucun point critique, son layout n a nécessité aucune attention particulière si ce n est l optimisation maximale de sa taille, d où son aspect très compact. c) Layout du charge pump et du band gap Figure 35 : layout de l'ensemble charge pump + band gap avant modification Figure 36 : layout de l ensemble charge pump + band gap après modification 35

37 Le layout de l ensemble charge pump + band gap a été récupéré d un projet antérieur. Les deux modifications apportées à ce layout sont : Le fractionnement des rails VPLUS et GND, afin de séparer les alimentations du charge pump et du band gap. La translation de certains condensateurs en ALUCAP, pour des raisons d encombrement spatial que nous verrons plus tard 13. Toutes les autres connexions internes à ce circuit sont restées inchangées. d) Layout du LDO Figure 37 : layout du LDO Ce bloc récupéré dans une autre équipe n a subi aucune modification. 13 Voire disposition de l ensemble charge pump + band gap page

38 3. Assemblage des différents blocs dans le layout top a) Version switchs RF à 5 canaux Figure 38 : layout top de la version de switchs RF à 5 canaux 37

39 Après avoir réalisé le layout des différents blocs constituant le circuit des switchs RF, reste donc à réaliser l assemblage de ces derniers, à partir du schéma électrique 14. Dans la conception d applications RF telles que les switchs, le rôle et la qualité du layout sont essentiels. Dans le layout des switchs RF, il est primordial de réduire au maximum les résistances d accès, pour réduire les pertes d insertion des switchs. Par conséquent, la piste d antenne (voir figure ci-contre) a été élargie au maximum et routée sur deux niveaux, l ALUCAP et le METAL6 (on remarquera au passage l utilité d avoir effectué la modification sur la disposition des condensateurs en ALUCAP expliquée à la page 36). De plus, pour éviter le plus possible les interférences liées aux capacités parasites, aucun bloc n a été placé sous cette piste, et le nombre d interconnexion devant croiser cette dernière a été réduit à son strict minimum. De ce fait, on peut observer deux zones sur le layout du circuit : Une zone occupée par la piste d antenne. Une zone dans laquelle sont placés et routés les différents blocs présentés précédemment. On remarquera sur la figure précédente, un routage en étoile au niveau du pad GND : ceci permet de limiter les interférences causées par le bruit généré par les pistes de masse. Pour des raisons de densité, les pistes en métal de plus de 12µm 15 de large, telles que la piste d antenne, doivent contenir des slots (des trous) qui doivent couvrir au minimum 9% 16 de la surface totale de la piste. Figure 39 : cellule en damier en METAL4 Pour palier à cette contrainte, les pistes larges (telles que la piste d antenne ou les rails de protection ESD de l IO RING) qui répondent aux conditions énoncées ci-dessus, ont été réalisées selon une structure en «damier», par concaténation matricielle de cellules identiques à celle de la figure précédente. Figure 40 : cellule en damier avec via METAL6 - ALUCAP 14 Voire partie «III. Architecture des switchs RF». 15 Paramètre dépendant de la technologie utilisée. 16 Paramètre dépendant de la technologie utilisée. 38

40 b) Version switchs RF à 3 canaux Figure 41 : layout top de la version de switchs RF à 3 canaux Le layout de cette version est identique à la précédente, mis à part la piste d antenne qui a été raccourcie du fait de la réduction du nombre de canaux. 39

41 c) Version d energy management Figure 42 : layout top de la version d'energy management Dans cette version où l on n a conservé qu un seul switch, les pads rendus disponibles ont été connectés à certains blocs pour effectuer des mesures Voire «III. Architecture des switchs RF 3. Module d energy management». 40

42 V. Génération du seal ring et des masques 1. Version switchs RF à 5 canaux Figure 43 : version switchs à 5 canaux, génération des masques et du seal ring 41

43 Cette étape consiste à générer sous cadence, les masques de fabrication, les motifs d alignement, les informations concernant l identité du circuit, ainsi que le seal ring. Le seal ring Figure 44 : génération du seal ring Le seal ring permet de délimiter la zone de découpe la puce. Afin de protéger le circuit des contraintes mécaniques (le stress) engendrées par la découpe du silicium, le seal ring est constitué d un empilement pyramidal de différentes couches actives et métalliques, d épaisseur suffisante pour amortir les vibrations. On remarquera dans le coin inférieur du seal ring, un L corner, qui est un motif d alignement. Les masques de fabrication Figure 45 : génération des identificateurs des masques de fabrication Cette liste répertorie les numéros des masques nécessaires à la fabrication du circuit. Les motifs d alignement Figure 46 : génération des motifs d'alignement Ils permettent, lors du processus de fabrication, d aligner les différents masques de gravures. Le logo du fabricant Figure 47 : génération du logo du fabricant 42

44 Il permet d identifier le fabricant du circuit. Le nom du circuit Figure 48 : génération du nom du circuit Il permet d identifier le circuit après fabrication. 2. Versions switchs RF à 3 canaux Figure 49 : version switchs à 3 canaux, génération des masques et du seal ring 43

45 3. Version d energy management Figure 50 : version d'energy management, génération des masques et du seal ring 44

46 VI. Génération des dummies 1. Version switchs RF à 5 canaux Figure 51 : version switchs RF à 5 canaux, génération des dummies La génération des dummies (ou tiles) permet de satisfaire aux règles de densité de métal définies par la technologie. Figure 52 : génération des dummies 45

47 Les dummies sont des carrés de métal générés sous cadence, sur les zones où les conditions de densité ne sont pas satisfaites. On remarquera sur la figure du layout top précédent, que les zones sensibles telles que la piste d antenne et les pads, ont été «exclues» des zones touchées par la génération des dummies, afin d éviter toute perturbation dans la transmission du signal. La génération des dummies est l avant dernière étape de conception (et donc de layout) d un circuit intégré avant son envoi en fonderie. En effet, après cette procédure, le circuit subit une dernière phase de vérifications LVS et DRC. 2. Versions switchs RF à 3 canaux Figure 53 : version switchs RF à 3 canaux, génération des dummies 46

48 3. Version d energy management Figure 54 : version d'energy management, génération des dummies 47