Simulation et validation

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2 Une bonne maîtrise de la conception passe par la validation de chaque étape Ce que fait le système (cahier des charges) Spécification de niveau N SIMULATIONS simulation comportementale : REFERENCE simulation structurelle : COMPARAISON AVEC LA REFERENCE Simulations Corrections Etape N SIMULATIONS Comment il le fait (réalisation) Spécification de niveau N-1 2 Il est très important de valider chaque étape de conception afin de progresser vers une solution correcte. Chaque étape de conception dispose d'un cahier des charges (d'un sous système) qui sera, dans un premier temps, décrit de façon comportementale. L'étape de conception nous amène a effectuer une description structurelle du sous système. Cette description sera à nouveau simulé et les résultats de simulation seront comparés à ceux obtenue par la description comportementale.

3 Simulation à chaque étape de la conception!!!!!! Cahier des charges Etape 1 Modèle mathématique Simulations Etape 2 Etape 3 Modèle comportemental (algorithmique) Modèle structurel Etape 4 Modèle physique 3

4 Comment faire une simulation? instanciation du composant à tester initialisation des signaux d'entrées application d'une séquence de stimuli :? à partir d'un process et d'affectations des signaux d 'entrées? à partir d'un fichier contenant des vecteurs de test analyse des résultats, analyse des transitions des sorties :? affichage des erreurs éventuelles 4 Pour réaliser un test, il faut faire un certain nombre de choses. On doit décrire un composant "TestBench«(banc de test) Ce composant doit : - instancier le composant à tester - initialiser les signaux d'entrées - appliquer des stimuli sur ces signaux - observer les activités des sorties.

5 Processus Comparaisons Système Stimuli (et résultats attendus) Messages : - simulation correcte - erreur de simulation Entité de test 5 Le composant de test "TestBench" est toujours réalisé à partir d'une instance du composant à tester et d'un processus. Il existe plusieurs façon de d'écrire le processus, cela dépend de la manière dont on réalise les stimulations et les observations des résultats. Les stimuli peuvent être : - codés "en dur" dans le processus ; - lus dans un fichier. Les observations peuvent être : - faites à l'aide d'un outil graphique permettant de visualiser les entrées sorties du système ; - comparées aux résultats attendus.

6 Description d un composant de test : exemple Soit une entité additionneur à tester : entity Additionneur is port ( A, B, Cin : in std_logic ; S, Cout : out std_logic ); end Additionneur ; architecture comportement of Additionneur is end comportement;; Cin A B Additionneur S Cout 6 Prenons l'exemple de la description d'un composant TestBench pour un Additionneur. Si le composant à tester est celui donné ci-dessus.

7 On déclare une entité test englobant le composant de type Additionneur :? Vue externe du composant Test_Add entité sans port d'entrées sorties, et sans générique Test_Add entity Test_Add is end Test_Add ; Additionneur Processus 7 L'entité de test est donc simplement une boite noire n'ayant ni generic ni port d'entrées sorties.

8 Description de l'architecture de l'entité de test :? déclaration du composant à tester? déclaration des signaux d'entrées sorties? instanciation du composant? description d'un process générant les stimuli architecture comportement of Test_Add is ); -- Declaration du composant qui va etre utilise component Add port ( A, B, CIn : in std_logic ; S, Cout : out std_logic end component ; -- Declaration des signaux d'entrée de l'instance signal SA, SB, SOut, SCin, SCout : std_logic ; -- configuration for U1 : Add use entity Additionneur(comportement); constant TempsCycle : time := 10 ns ; -- Instanciation du composant U1 : Add port map ( A => SA, B => SB, S => SOut, Cin => SCin, Cout => SCout ); Simulation : process end process; end comportement; 8 L'architecture du composant de test est composée de : - déclarations ; - de l'instanciation de l'entité à tester ; - d'un processus gérant les stimuli.

9 Description de l'architecture de l'entité de test : process de simulation? affectation des signaux d'entrées : règles : toujours commencer par un wait for xx ns : votre simulation commence réellement au temps 10 ns; évite les problèmes liés aux initialisations effectuées simulateur toujours terminer la simulation un par wait : évite les rebouclages du process sur lui même Simulation : process wait for TempsCycle ns; SA <= 0 ; SB <= 0 ; SCin <= 0 ; wait for TempsCycle ns; SA <= 0 ; SB <= 0 ; SCin <= 1 ; wait for TempsCycle ns; SA <= 1 ; SB <= 1 ; SCin <= 1 ; end process; wait ; 9 Voici une première version du processus avec un codage en dur des valeurs à envoyer aux entrées de l'additionneur.

10 Description de l'architecture de l'entité de test : process de simulation? affectation des signaux d'entrées par une boucle : architecture comportement of Test_Add is constant TempsCycle : time := 10 ns ; type TableauEntrees is array (0 to 2) of std_logic; type TableauVecteur is array (0 to 7) of TableauEntrees; constant Vecteur : TableauVecteur := ( ('0', '0', '0'), ('0', '0', '1'), ('0', '1', '0'), ('0', '1', '1'), ('1', '0', '0'), ('1', '0', '1'), ('1', '1', '0'), ('1', '1', '1') ); Simulation : process wait for TempsCycle ; wait ; end process; for i in Vecteur'range(1) loop SA <= Vecteur(i)(0); SB <= Vecteur(i)(1); SCin <= Vecteur(i)(2); wait TempsCycle; end loop; signal SA, SB, SOut, SCin, SCout : std_logic ; 10 Ici, on utilise un tableau qui contient tous les vecteurs de test à appliquer au composant. L'avantage de cette solution est que l ajout de vecteurs de test peut se faire simplement par ajout de lignes dans ce tableau. La processus est une simple boucle qui se contente de parcourir ce tableau et d'appliquer les différents vecteurs au composant à tester.

11 Description de l'architecture de l'entité de test : process de simulation? affectation des signaux d'entrées par une boucle? analyse des résultats architecture comportement of Test_Add is constant TempsCycle : time := 10 ns ; type TableauEntrees is array (0 to 2) of std_logic; type TableauVecteur is array (0 to 7) of TableauEntrees; constant Vecteur : TableauVecteur := ( ('0', '0', '0', '0', '0'), ('0', '0', '1', '0', '1'), ('0', '1', '0', '0', '1'), ('0', '1', '1', '1', '0'), ('1', '0', '0', '0', '1'), ('1', '0', '1', '1', '0'), ('1', '1', '0', '1', '0'), ('1', '1', '1', '1', '1') ); signal SA, SB, SOut, SCin, SCout : bit ; Simulation : process wait for 10 ns; wait ; end process; for i in Vecteur'range(1) loop SA <= Vecteur(i)(0); SB <= Vecteur(i)(1); SCIn <= Vecteur(i)(2); wait TempsCycle; assert (SCout = Vecteur(i)(3)) report "Probleme sur la sortie Cout" severity warning; assert (SOut = Vecteur(i)(4)) report "Probleme sur la sortie S" severity warning; end loop; 11 On peut ajouter au vecteur de test les valeurs attendues au niveau des différentes sortie du composant. Le processus applique alors chaque vecteur de test, puis après un certain délai, vérifie que les sorties sont dans un état correctes par rapport au comportement attendu du composant.

12 Description de l'architecture de l'entité de test : process de simulation? lecture des stimuli dans un fichier? affectation des signaux d'entrées par une boucle analyse des résultats architecture comportement of Test_Add is signal SA, SB, SOut, SCin, SCout : std_logic ; Simulation : process file VecteursIN : integer is in "VecteursIN"; variable ligne : line; variable VA, VB, VCin, VCout, VOut : integer; variable Tps : integer; variable TempsCycle : time ; wait for 10 ns; readline(vecteursin, ligne); read(ligne, Tps); TempsCycle = Tps ns; while not endfile(vecteursin) loop read(ligne, VA); read(ligne, VB); read(ligne, VCin); read(ligne, VCout); read(ligne, VOut); SA <= Integer2Bit(VIn1); SB <= Integer2Bit(VIn2); SCIn <= Integer2Bit(VCin); wait TempsCycle; assert (SCout = Integer2Bit(VCout)) report "Probleme sur la sortie Cout" severity warning; assert (SOut = Integer2Bit(VOut) report "Probleme sur la sortie S" severity warning; end loop; wait ; end process; 12 Enfin, les stimuli peuvent être lus dans un fichier.

13 Test des composants synchrone à une horloge : placer un process générant l'horloge à côté du process de simulation entity Test_Registre end Test_Registre; architecture comportement of Test_Registre is -- Declaration du composant qui va etre utilise component Registre port ( D, clock, : in std_logic ; Q : out std_logic ); end component ; -- Instanciation du composant U1 : Registre port map ( SD, SClock, SQ ); Simulation : process end process Simulation; -- Declaration des signaux d'entrée de l'instance signal SD, SClock, SQ : std_logic; -- configuration for U1 : Registre use entity Registre(comportement ); Horloge : process SClock <= '0' ; wait for 50 ns; SClock <= '1' ; wait for 50 ns; end process Horloge ; end comportement; 13 Il arrive régulièrement que l'on soit confronté au test de composants séquentiels, dans ce cas il est toujours assez lourd de devoir générer manuellement l'horloge. Il est donc préférable dans ce cas de placer un processus dédié à la gestion de cette horloge.