Cours 2. Inverseur CMOS en mode courant

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1 1/46 Cours 2. Inverseur CMOS en mode courant Dimitri Galayko, LIP6 University of Paris-VI France Cours IP-AMS ACSI M2 Novembre 2009

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3 3/46 Logique en mode courant Circuit idéal : inverseur/suiveur A t 0 (après la commutation) : Vdd Vdd Partie gauche R V out Partie droite R V out R R V out C C V out V dd C V dd C I t = 0 V dd V out V dd RI V out 0 1 t La transistion est exponentielle, avec une constante de temps de RC.

4 4/46 Logique en mode courant Vdd Vdd Réalisation pratique Partie gauche V p bias R = = V n bias PMOS Le transistor est ici en régime ohmique. Ici le gain différentiel est négatif, la tension de sortie differentielle est définie en conséquence Vdd NMOS Le transistor est ici en régime de saturation. Zone de saturation Vin Vout V p bias Vout Vin Zone ohmique V n bias t

5 Exemple d une cellule logique complexe (1) Arbre de décision pour AB La sortie B 1 0 A /46

6 6/46 Exemple d une cellule logique complexe (2) Question TD: établissez l arbre de cécision pour le circuit XOR3 et donnez la table de vérité d après ce schéma

7 Rappel : transistor MOS Wafer : le diamètre peut aller jusqu à 12 pouces (30 cm) ( /46

8 8/46 Caractéristique de transistor MOS Caractéristique de transmission d un transistor en régime de saturation Famille des caractéristiques de sortie d un transistor U GS =3.3 V U GS =3.0 V I D, A I D, A U GS =2.5 V U GS, V U GS =2.0 V U GS =1.5 V U GS =1.0 V U DS, V

9 9/46 Caractéristique de transistor MOS Id = { W µc ox L ( (V gs V th )V ds V 2 ds 2 ), en régime ohmique 1 2 µc ox W L (V gs V th ) 2, en régime de saturaiton La grandeur V gs V th s appelle V eg (tension effective de grille). Dans le modèle quadratique elle a la même valeur que V ds sat. La frontière entre le régime ohmique et le régime de saturation est donnée par l égalité : V ds = V gs V th = V dsat (1)

10 10/46 Caractéristique de transistor MOS Paramètres petit signal basses fréquences Transconductance de grille: { g m = I W d µc ox L = V ds, en régime ohmique W V gs µc ox L (V gs V th ) = 2I d V eg, en régime de saturation (2) Conductance de sortie : g ds = I { W d µcox = L (V gs V ds V th ), en régime ohmique V ds 0, en régime de saturation (3) Lors des mesures de ces paramètres, le transistors est soumis aux lentes variations : régime quasi-statique, souvent dit "statique".

11 11/46 Réalisation d une résistance Transistor en mode triode (ohmique)

12 12/46 Rappel sur le dimensionnement de transistor MOS L objecif de conception MOS est de trouver les dimensions de transistors (W et L), aussi bien que les tensions de polarisation qui doivent être générées de l extérieur. Un transistor MOS: dans une technologie donnée, le concepteur dipose de 4 variables qu il peut définir librement : W, L + deux grandeurs électriques. Si la tension de bulk doit être prise en compte, il s agit de 5 grandeurs. Par exemple, I d = f (V gs, V ds, W, L): c est la fonction mathématique implémentée dans le modèle de transistor. Ainsi, en fixant V gs, V ds, W et L, l état électrique d un transistor est défini d une manière unique. Au lieu de V gs et V ds on peut prendre autres grandeurs : I ds, V gs, V ds, V eg, mais il faudra inverser le modèle (la fonction f ( ). Si W n est pas connu : il faut identifier 4 autres grandeurs, par ex., I d, V ds, V gs et L. Plutôt que de fixer V gs, on fixe souvent V eg = V gs V th.

13 13/46 Données numériques pour la suite 1 Pour toutes nos expériences et exercices, on choisit la technologie AMS Les données dont on a besoin sont: C ox = ɛ siɛ 0 t ox = F m 2 µ n = m vs µ n = m vs V th = 0.5V Remarque : la tensions de seuil est définie comme la tensions grille-source pour laquelle le substrat sous la grille devient intrinsèque, i.e., le debut de l inversion de type de conductivité et de création de canal. Cette tension est donc difficile à définir avec précision en réalité.

14 14/46 Analyse grand signal: introduction On parle d une analyse en régime grand signal lorsque les évolutions de grandeurs électriques provoques ou susceptibles de provoquer des changements de régimes de fonctionnement d éléments non-linéaire. Par exemple, un transistor MOS peut passer d un régime à l autre. Typiquement, cette analyse est utilisée pour : étudier le phénomène de slew rate d amplificateurs étudier les limites de l amplitude de la tension d entrée... Dans notre cas, on l utilise pour étudier le fonctionnement de la cellule lorsque les niveaux logiques en entrées sont bien définis, et les tensions prennent les valeurs extrêmes (V in H, V in L ).

15 15/46 Analyse grand signal Vdd Vdd R L R L V out R L R L V out V out V out V in M1.1 A M1.2 V in M2= I ss V in M1.1 M1.2 A V in V n bias M2 I ss Vss Vss V in = V in H, V in = V in L Lorsque les entrées reçoivent "1" logique, on souhaite que tout le courant I ss passe par la branche gauche. Ainsi, M1.1 est passant, M1.2 est bloqué, et nous avons pour les sorties : V out = V dd, V out = V dd R L I ss.

16 16/46 : l entrée Polarisation de la paire différentielle : Vdd V RL RL Vout Vout V in = V inh V in = V inh V eg max. Vin M1.1 A M1.2 Vin V A = V s V M1.1 gs V M1.2 gs V th1 Pour que le transistor M1.2 soit bloqué, il faut V gs soit en dessous/à la limite de V th. Ainsi, on voit que l excursion maximale des tensions à l entrée V in = V in H V in L vaille V gs V th = V eg max du transistor passant. Cette valeur de V eg est maximale pour la paire différentielle. Vn bias Vss M2

17 17/46 : la sortie Considérons maintenant la sortie de l inverseur. Rappel : V out = V dd, V out = V dd R L I ss. La contrainte : le transistor passant (M1.1 en l occurence) doit rester en saturation quand la tension d entrée est maximale (V in = V in H ). Cela impose pour ce transistor : V ds > V gs Vth M1, ou, autrement dit, V s > V g Vth M1 (exprimée via les tensions des nœuds). V out = V out L > V in H Vth M1 Cela revient à V in H V out L < Vth M1.

18 18/46 Spécificité de dimensionnement dans le contexte "oscillateur" Dans un oscillateur les étages sont montés en cascade. Cela impose une contrainte de compatibilité entre les entrées et les sorties. Autrement dit, V in H = V out H, V in L = V out L On parle donc des excursions de la tension à l entrée et en sortie, qui sont égales et sont imposées par la structure de l inverseur : in = out = = I ss R L. Ainsi, si on veut que le transistor M1.1 reste en saturation, d après la dernière formule sur le transparent précédent, on voudra que : I ss R L < V th M1.1

19 19/46 : le mode commun Un oscillateur est un amplificateur à la base (considération de gain, fonction de transfert) Il démarre d un point DC qui peut être stable ou métastable : pour l étudier, il faut étudier les propriétés d amplificateur en point DC (gain, marge de phase...).

20 20/46 : le mode commun Ce point DC est le point de repos, i.e., l état où la tension différentielle est nulle. Il se trouve au milieu entre les niveaux logiques d entrée-sortie : V V in = V inh Point de repos (mode commun) V in = V inh V th1 V eg max. V A = V s V M1.1 gs V M1.2 gs V in mc = V out mc = (V out H + V out L )/2 = V dd I ss R L /2.

21 Etide d inverseur en mode courant Analyse en mode commun : on fait varier V in mc de 0 à V dd et on considère la tension V out mc et les états de transistors: Vdd RL RL Vdd RL/2 I d V gs = V in mc V A Vout Vout Vin M1.1 M1.2 Vin Vin mc M1 A I d V ds V gs = V n bias = const Vn bias M2 M2 zone de fonctionnement autorisée 21/46 Vss Vss V V ds d sat = V Iss min Limite basse pour V in mc : M2 à la limite entre le régime linéaire et saturation: V in mc V gs1 + V n bias V th n. Limite haute pour V in mc : M1 à la limite entre le régime linéaire et saturation: V in mc V dd et V in mc V dd R L 2 Iss + V th n.

22 22/46 Etide d inverseur en mode courant Mode commun, caractéristique de transfert statique On fait varier la tension d entrée m.c. de 0 à V dd : V in mc M2 V A M1 V out mc I mc 0 0 V gs = V n bias, V ds = 0 Triode 0 V gs = 0 bloqué V dd V th1 V gs = V n bias, V ds = V A Triode 0 V gs = V th : limite sat. V ds = V dd V dd 0 V gs = V n bias, V ds = V A Triode V gs > V th I d augmente V ds = V out V A Saturation V min in mc V gs = V n bias, V ds = V A = V d sat V M2 Si bien conçu V dd d sat I I ss ss V ds = V out V A > V d sat R L 2 Le trans. est en saturation Saturation Le courant augmente un peu V in V g augmente, V d diminue car r ds est finie V M1 V mc in = V dd gs V gs const (fixé par I ss) Si V V A = V dd V th > RI ss : saturation V dd gs M1 I Iss ss Sinon, triode 2 R L

23 23/46 Etide d inverseur en mode courant Analyse en mode commun : la sortie Tant que le transistor M2 génère un courant quasi-constant (en régime de saturation), V out mc = V dd I ssr L 2 C est également la tension maximale de la sortie en mode commun. Vout mc Vin mc VA Imc

24 24/46 Etude d inverseur en mode courant: point de repos (DC) Dans le contexte d oscillateur, l entrée d une cellule est connectée à la sortie d une autre. Ainsi, il est important que la tension de repos (m.c.) soit la même à l entrée et à la sortie. (On revient vers les courbes m.c.). V in mc = V out mc C est à dire, V in mc = V in L + V in H = V out mc = V out L + V out H. 2 2 Cette valeur est donc le point de repos ou DC pour la cellule d inverseur. Les oscillations démarrent à partir de ce point. Pour étudier les condition de mise en oscillation et pour pouvoir concevoir la cellule, il faut considérer le mode "dynamique" : les gains mc et md.

25 25/46 Analyse dynamique Condition à respecter au point de repos (m.c.) : les deux transistors doivent être en saturation. Puisque V out mc = V in mc = V dd R L I ss 2, V in mc < V in H : si à V in H les transistors sont en saturation, ils le seront également à V in = V in mc. Cela est garanti si R L I ss < V th M1, comme dit plus haut. Dans le point de repos, le mode commun doit avoir une caractéristique "petit signal" ne lui permettant pas d osciller. Dans le cas d oscillateur à 3 cellules, nous avons : G mc < 2, G md > 2. Pour assurer ces exigeances, il faut calculer les gains m.c. et m.d.

26 26/46 en mode commun Schéma équivalent petit signal pour le mode commun : vin mc gm1 vgs M1 rds M1 i2 sm1 rds M2 gnd i1 i1 gnd RL/2 gm M1 vgs M1 vout mc R L v out mc = i 1 2 i 1 = i 2 + gm M1 gs noeuds) r M1 ds v M1 = i 2 + gm M1 (v in mc i 1 rds M2 ) (Loi des i 2 = i 1 R L 2 i 1 rds M2 (Loi des mailles) rds M1 R L i 1 = i 2 rds M2 1 v in mc i 1 g M1 i 1 = v in R L 2r M1 ds v out mc = v in G mc = + r ds M2 r ds M1 R L 2r M1 ds vout mc v in mc = + g M1 m g M1 m + gm M1 rds M r ds M2 r ds M1 g M1 m R L /2 m rds M2. + gm M1 rds M2 + 1 R L << 1 2rds M2 v in mc R L 2rds M2

27 27/46 : mode différentiel Analyse par demi-circuit : vin g rds M1 Vgs M1.1 RL vout gm M1vM1 gs rds M2 A ix rds M1 RL vout vgs M1.2 gm M1vM1 gs g vin rds M1 RL vout gm M1V gs M1 vgs M1 g vin v out = v in gm M1 rds M1 R L r M1 + R L G md = gm M1 rds M1 R L g rds M1 m M1 R L. + R L Dans le contexte d oscillateur en anneau à 3 étages, G md doit être supérieur à 2! ds On démontre que si v in = v in (mode purement différentiel) i x = 0 (démontrez!) et v A = 0

28 : mode différentiel (suite) Commen peut-on concevoir la cellule pour respecter les contraintes m.c. données transp. 25 et la condition de gain différentiel au point de repos? G md = gm M1 R L Or R L est imposé par l excursion du signal de sortie V : R L = V I ss gm M1 : au repos, gm M1 or I M1 d = I ss /2 g M1 m = I ss Veg M1. = 2IM1 d V eg V M1 eg : on aimerait que lorsque V in = V in H et V in = V in L, le transistor M1.2 soit bloqué. Alors, comme montre le transp. 20, V eg mc V /2. Ainsi, V eg m1 est fixé par V, et ainsi, G md est fixé par V et I ss. 8/46

29 29/46 : mode différentiel (suite) Calculons le gain G md : gm M1 = I ss Veg M1 = 2I ss V Sachant que R L = V, I ss on a : G md = gm M1 R L = 2!!! Ainsi, en posant I ss et Veg M1 = V 2, on a fixé le gain... En réalité il est un peu supérieur à deux, et est égal à 2.25 Cela tombe bien, car G md min = 2 pour que les oscillations puissent démarrer.

30 : mode différentiel (suite) Dimensionnement des transistors : il faut connaître 4 grandeurs pour M1 et M2. Il y a 2 transistors à dimensionner. On commence par M1 (la paire différentielle) En mode commun (repos) : V d = V g = V in mc = V out mc = V dd V /2, I ds = I ss/2, L est fixé généralement à L min, V eg = V /2, Ainsi, avec V dg = 0, il y a 4 paramètres connus. M2 : c est plus simple. V A permet de fixer V ds On connait L et I d = I ss. Le concepteur doit fixer V eg : il peut être grand pour minimiser la taille de transistor. De ce jeu de paramètres on peut déduire W et V gs. 30/46 On en trouve W et V gs, ce qui fixe V M1 s = V A.

31 31/46 Réalisation d une résistance: trans. en régime ohmique

32 Réalisation d une résistance: trans. en régime ohmique 32/46 Une résistance de charge est réalisée avec un PMOS en régime ohmique. Ce n est pas facile : Pour ce transistor nous avons les données suivantes : L I ds = I ss/2, V ds = V out mc = V /2; g ds est fixé par la valeur de la résistance En plus, en régime ohmique, V gs > V ds + V th. Vdd M3 PMOS V p bias V out Considérons le modèle quadratique. W I ds = µ pc ox L V ds V gs V th V «ds 2 (*) g ds = I ds W = µ pc ox V d L (Vgs V th V ds ) On exclut W /L: g ds = I ds V gs V th V ds V ds V gs V th V ds 2 ou 0 g ds = I ds V ds (**) V ds A 2 V gs V th V ds 2

33 33/46 Réalisation d une résistance: trans. en régime ohmique (2) Les deux formules permettent d avoir une idée sur les possibles g ds et W : gds g ds = Ids Vds gds max Cox W L 2 Ids Vds Vth + Vds 2 Vth + Vds Vgs max Vgs Vgs I ds V ds 1 ( 2 V ds V gs V th V ds 2 ) (**) à V gs min = V th + V ds : g ds = 0! W µ p C ox L = I ds 1 V ds V ds V th V gs /2. ( A V gs = V gs ) min = V th + V ds : W µ p C ox = 2 I ds. L V ds max

34 34/46 Réalisation d une résistance: trans. en régime ohmique (3) En pratique, il est plus simple de fixer la tension V gs à la valeur maximale, par ex., V dd, et faire varier W /L en jouant non seulement sur W mais aussi sur L. Il est ainsi facile d obtenir de fortes conductances nécessitant un faible W /L: il suffit de fixer W et d augmenter L.

35 35/46 Réalisation d une résistance: question TD Pour la technologie AMS035, trouvez la conductance maximale pour un courant de 100µA, tension drans-source nominale de 0.4 V, et la longueur minimale. Estimez la linéarité du transistor dans ce point.

36 Réalisation d une résistance: problème de non-linéarité 36/46 Attention à deux aspects : est limité : W min est imposé par la techno, W max par le bon sens (par ex., la surface occupée, les capacités parasites, etc..). 1 W L 2 Un transistor MOS est une bonne résistance lorsque V ds >> V gs V th, soit V gs << V ds + V th. L étude qui a été faite est valable pour le régime statique, ou pour le régime de petit signal. En réalité, l amplitude n est pas infinitestimale, et selon la position du point de polarisation sur la caractéristique de sortie du transistor, on peut avoir deux cas : Id Vgs = Vbias p Selon la valeur de la résistance, l analyse que nous avons présentée peut donner l un ou l autre cas, mais le fonctionnement dynamique ne sera pas du tout le même! Vds

37 Réalisation d une résistance: problème de non-linéarité Une résistance MOS est un dipôle non-linéaire dont la caractéristique I-V est fixée par V gs Ids sat Id Idéale Vgs = Vbias p 1) I ds sat > I ss : On a le fonctionnement suivant : Id Iss Iss/2 Id = Iss Point DC Vgs = Vbias p Rélle Vds 37/46 Dans le contexte d oscillateur, c est le courant qui est imposé: selon les tensions d entrée, I d = 0..I ss, avec I d dc = I ss /2. On peut alors avoir deux cas : Vds V Id = 0 C est à peu près correcte... 2) I ds sat < I ss : Iss Iss/2 Id = 0 Id Point DC V? Que se passe ici? Vgs = Vbias p Vds

38 38/46 Réalisation d une résistance: charge symétrique Pour limiter la plage de V ds pour laquelle la résistance est très grande, on utilise la technique de la "charge symétrique". V p bias M3.1 I d1 Vdd I d2 M3.2 V L Le principe : I d1 I d2 V eg1 V L I L M32 est monté en diode quadratique. I L V th2 V L Idéale Réelle V L

39 39/46 Charge symétrique : dimensionnement La charactéristique I-V de la charge symétrique dépend du rapport entre la tension V eg1 et la tension V th2. La première dépend de la tension V bias p, car V eg1 = V bias p V th1. Le circuit utilise les deux transisteurs identiques. Nous considérons le cas limite, où V eg1 = V th2. Si V L < V eg1 : I L = I d1 = µc ox W L ( (V bias p V th1 )V L V 2 L = 1 2 µc ox W L (V L (V bias p V th1 }{{} = 1 2 µc ox W L (V L V eg1 ) 2 + I d sat1. ) 2 = 1 ))2 + 2 µc ox V eg1 W L (V bias p V th1 ) 2 }{{} I d1 sat =

40 40/46 Charge symétrique : dimensionnement Si V L > V eg1 : I L = I d sat + I d2 = I d sat µc ox(v L V th2 ) 2 La charactéristique I L (V L ) est parfaitement symétrique vis-à-vis de la droite I L = V L I1 d sat V eg 1 si V th 2 = V eg 1 et tant que V L < 2V eg 1. I L r L I 1 d sat V L V eg1 = V th2

41 41/46 Charge symétrique : dimensionnement La résistance V L I L évolue comme suit : VL IL V eg1 = V th2 V L Il est donc possible de choisir le point central comme le point DC (m.c.). Ainsi, le gain en ce point sera élevé et les oscillations démarreront. Lorsque l amplitude augmente, la résistance de charge et donc le gain diminuent: ceci est le contrôle d amplitude. Inconvénient : lorsque V eg1 = V th2, la résistance de charge est maximale et est égale 2r ds sat très élevée. Cela risque de faire baisser la fréquence d oscillations. Solution : augmenter V eg1. Ainsi, M3.2 commence à conduire avant que M3.1 n entre en saturation.

42 42/46 Oscillateur : fréquence Nous avons vu que la fréquence d oscillation est donnée par le retard de la cellule. Il est difficile de l estimer précisement. En supposant que notre oscillateur est quasi-linéaire, i.e., que la charge reste dans la zone linéaire, on peut utiliser la formule classique (Rabaye): τ = 0.69(R L (C out + C in )) C out = C gdn + C dbn + C dbp + C gdp C in = C gsn.

43 43/46 Contrôle de fréquence Agir sur la résistance de charge : la tension de polarisation V biasp Agir sur le courant I ss : modifie les valeurs des capacités MOS et de jonctions de drain et de source, et (effet indésirable), modifie la résistance de charge (car modifie V eg1 pour le cas de la résistance symétrique).

44 44/46 Conception robuste de la cellule Deux questions : 1) Sensibilité de la fréquence d oscillations vis-à-vis de la tension d alimentation 2) génération des deux tensions de polarisation si la source de courant I ss est idéale: insensible aux variations de la tension d alimentation, Sinon, étudier la variation du délai en fonction des variations des alimentations. Attention, toutes les grandeurs bougent en même temps: le courant, la résistance de charge, les capacités... Approche expérimentale est à privéligier.

45 45/46 Génération des tensions de polarisation On parle de la conception de circuits de polarisation Une conception intelligente permet de rendre le circuit insensible aux variations de l alimentation, de température, de process... Point important : garantir un régime linéaire au circuit

46 Génération des tensions de polarisation: circuit élémentaire VDD R I ref I ref I ref VDD V ref 46/46 Le défaut : I ref est très sensible aux variations d alimentations. Exercice: trouver I ref si on connaît (W, L) 1 et (W, L) 2, et V dd. Calculez I ref /I ref V dd /V dd.