ELECINF 102 : Processeurs et Architectures Numériques

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1 ELECINF 102 : Processeurs et Architectures Numériques Logique séquentielle Tarik Graba tarik.graba@telecom-paristech.fr

2 Plan Introduction La bascule D Logique séquentielle synchrone Applications En SystemVerilog 2/39 ELECINF102 Tarik Graba

3 La logique combinatoire Rappel Rappel La sortie d une fonction ne dépend que de ses entrées Pour les mêmes entrées on obtient toujours les mêmes sorties. Permet de construire des opérateurs : Logiques Arithmétiques 3/39 ELECINF102 Tarik Graba

4 La logique séquentielle Le temps de propagation t p est non nul. Durant ce temps : La sortie n est pas valide! On ne peut pas modifier les entrées! Comment enchaîner plusieurs calculs? t p E 2 E 1 F S E 0 4/39 ELECINF102 Tarik Graba

5 La logique séquentielle On maintient les entrées stables au moins pendant t p t p E 2 E 1 F S E 0 4/39 ELECINF102 Tarik Graba

6 La logique séquentielle On maintient les entrées stables au moins pendant t p En échantillonnant les entrées. t p E i2 E 2 E i1 E 1 F S E i0 E 0 4/39 ELECINF102 Tarik Graba

7 La logique séquentielle Dès que le résultat est prêt : La sortie est échantillonnée On peut au même instant modifier les entrées t p E i2 E 2 E i1 E 1 F S S o E i0 E 0 4/39 ELECINF102 Tarik Graba

8 La logique séquentielle On utilise donc le même signal de synchronisation. La même horloge t p E i2 E 2 E i1 E 1 F S S o E i0 E 0 clk 4/39 ELECINF102 Tarik Graba

9 La logique séquentielle t 0 t 1 t 2 clk E i0 E 0(0) E 0(1) E i1 E 1(0) E 1(1) E i1 E 2(0) E 2(1) E 0 E 0(0) E 0(1) E 1 E 1(0) E 1(1) E 2 E 2(0) E 2(1) S S(0) S(1) t p S o S(0) S(1) t p 5/39 ELECINF102 Tarik Graba

10 La logique séquentielle Il manque quelque chose! Nous avons besoin d un composant mémorisant sur le front d un signal 6/39 ELECINF102 Tarik Graba

11 La logique séquentielle Il manque quelque chose! Nous avons besoin d un composant mémorisant sur le front d un signal Ce composant s appelle une bascule D (D flip-flop) C est ce que nous verrons dans ce qui suit 6/39 ELECINF102 Tarik Graba

12 Plan Introduction La bascule D Logique séquentielle synchrone Applications En SystemVerilog 7/39 ELECINF102 Tarik Graba

13 La bascule D Élément de base de la logique séquentielle D Q clk 8/39 ELECINF102 Tarik Graba

14 La bascule D Élément de base de la logique séquentielle bascule D, flipflop, dff, registre Une entrée particulière! l horloge clk L horloge est symbolisée par un triangle D clk Q Fonctionnement : A chaque front montant de l horloge clk (passage de 0 1) l entrée D est copiée (échantillonnée, mémorisée) sur la sortie Q. Entre deux fronts d horloge, la sortie Q ne change pas. 9/39 ELECINF102 Tarik Graba

15 La bascule D Table de vérité de la bascule D D clk Q 0 0 copie de D sur Q 1 1 copie de D sur Q 0 Q Q conserve sa valeur 1 Q Q conserve sa valeur Q Q conserve sa valeur 10/39 ELECINF102 Tarik Graba

16 La bascule D Le registre Un registre est un ensemble de bascules fonctionnant en parallèle. Exemple un registre 4bits D 4 Q 4 D 3 Q 3 D 4 4 Q D 2 Q 2 H D 1 Q 1 H 11/39 ELECINF102 Tarik Graba

17 La bascule D Exemple clk D 1 Q 1 12/39 ELECINF102 Tarik Graba

18 La bascule D Exemple clk D 1 Q 1 12/39 ELECINF102 Tarik Graba

19 La bascule D Exemple clk D 1 Q 1 12/39 ELECINF102 Tarik Graba

20 La bascule D Exemple clk D 1 Q 1 12/39 ELECINF102 Tarik Graba

21 La bascule D Exemple clk D 1 Q 1 12/39 ELECINF102 Tarik Graba

22 La bascule D Exemple clk D 1 Q 1 12/39 ELECINF102 Tarik Graba

23 La bascule D Exemple clk D 1 Q 1 12/39 ELECINF102 Tarik Graba

24 La bascule D Exemple clk D 1 Q 1 12/39 ELECINF102 Tarik Graba

25 La bascule D Exemple clk D 1 Q 1 D 2 Q 2 12/39 ELECINF102 Tarik Graba

26 La bascule D Exemple clk D 1 Q 1 D 2 Q 2 12/39 ELECINF102 Tarik Graba

27 La bascule D Exemple clk D 1 Q 1 D 2 Q 2 12/39 ELECINF102 Tarik Graba

28 La bascule D Exemple clk D 1 Q 1 D 2 Q 2 12/39 ELECINF102 Tarik Graba

29 La bascule D Exemple clk D 1 Q 1 D 2 Q 2 12/39 ELECINF102 Tarik Graba

30 La bascule D Exemple clk D 1 Q 1 D 2 Q 2 12/39 ELECINF102 Tarik Graba

31 La bascule D Exemple clk D 1 Q 1 D 2 Q 2 12/39 ELECINF102 Tarik Graba

32 La bascule D Exemple clk D 1 Q 1 D 2 Q 2 12/39 ELECINF102 Tarik Graba

33 La bascule D Exemple clk D 1 Q 1 D 2 Q 2 Q 1 recopie D 1 avec un cycle de retard. Q 2 recopie D 2 en filtrant les impulsions de durée inférieure à la période de l horloge. 12/39 ELECINF102 Tarik Graba

34 La bascule D Contraintes temporelles clk D Q t su t h t co La donnée doit être stable au front d horloge : avoir atteint sa valeur t su avant le front d horloge (setup). cette valeur doit être maintenue t h après le front d horloge (hold). La copie de l entrée sur la sortie se fait avec un retard de t co (clock to output). 13/39 ELECINF102 Tarik Graba

35 La bascule D Contraintes temporelles clk D t su Q t h t co t su : temps de pré positionnement t h : temps de maintien t co : temps de propagation 13/39 ELECINF102 Tarik Graba

36 D 3 S Exemples d applications Registre à décalage E D 1 D 2 D 3 S H H E D 1 D 2 14/39 ELECINF102 Tarik Graba

37 Plan Introduction La bascule D Logique séquentielle synchrone Applications En SystemVerilog 15/39 ELECINF102 Tarik Graba

38 La logique séquentielle Règles La logique séquentielle synchrone Tout bloc combinatoire est entouré par des registres (bascules D). Les registres sont synchrones Ils utilisent le même signal d horloge L horloge doit arriver en même temps pas de combinatoire sur l horloge La période de l horloge dont être compatible avec le temps de propagation de la logique combinatoire 16/39 ELECINF102 Tarik Graba

39 La logique séquentielle Fréquence de fonctionnement t co t crit t su entrées combinatoire sorties horloge registre T clk > t co + t crit + t su t crit est le temps du chemin critique càd le temps de propagation du chemin combinatoire le plus long 17/39 ELECINF102 Tarik Graba

40 La logique séquentielle Fréquence de fonctionnement t co t crit t su entrées combinatoire sorties horloge registre F max = 1 t co + t crit + t su t crit est le temps du chemin critique càd le temps de propagation du chemin combinatoire le plus long 17/39 ELECINF102 Tarik Graba

41 Séquencer les traitements Répéter plusieurs fois le même calcul F F F Comment effectuer plusieurs fois le même calcul sans dupliquer les opérateurs? 18/39 ELECINF102 Tarik Graba

42 Séquencer les traitements Mémoriser et réutiliser le même bloc combinatoire F Mémoriser les résultats intermédiaires. Reboucler sur la partie combinatoire. 19/39 ELECINF102 Tarik Graba

43 Séquencer les traitements La valeur initiale? Un signal extérieur est utilisé pour forcer l état des bascules. On parle de reset (remise à zéro). Il peut s agir d une mise à 1, on parle alors de preset. 20/39 ELECINF102 Tarik Graba

44 Séquencer les traitements Le reset asynchrone reset n_reset Un signal connecté directement aux bascules. Son action est indépendante de l horloge. En général global pour tout le circuit. Peut être positif ou négatif. clk n_reset D Q D Q clk D clk Q 21/39 ELECINF102 Tarik Graba

45 Séquencer les traitements Le reset synchrone clk n_reset D Q Vient de la logique qui précède les bascules. Son action n est effective qu au front de l horloge. C est une remise à zéro fonctionnelle. 22/39 ELECINF102 Tarik Graba

46 Séquencer les traitements Le reset synchrone Comment construire un reset synchrone en utilisant les portes logiques de base? 23/39 ELECINF102 Tarik Graba

47 Séquencer les traitements Le reset synchrone Comment construire un reset synchrone en utilisant les portes logiques de base? n_reset D D clk Q 23/39 ELECINF102 Tarik Graba

48 Logique séquentielle synchrone Résumons entrées combinatoire sorties horloge Utilisation de bascules D synchrones pour mémoriser les variables internes et les sorties La sortie d une fonction séquentielle dépend de ses entrées et de son état précédent. L état initial doit être forcé par un signal extérieur. 24/39 ELECINF102 Tarik Graba

49 Plan Introduction La bascule D Logique séquentielle synchrone Applications En SystemVerilog 25/39 ELECINF102 Tarik Graba

50 Exemples d applications L enable Construire une bascule D avec une entrée d activation (enable). enable vaut 1 la bascule fonctionne normalement. enable vaut 0 la bascule ne change pas d état. 26/39 ELECINF102 Tarik Graba

51 Exemples d applications L enable Construire une bascule D avec une entrée d activation (enable). enable vaut 1 la bascule fonctionne normalement. enable vaut 0 la bascule ne change pas d état. D 0 1 enable D clk Q 26/39 ELECINF102 Tarik Graba

52 Exemples d applications Un compteur Construisez un compteur (+1 à chaque coup d horloge) de 0 à 255. Ajoutez la possibilité de le remettre à zéro de façon asynchrone de façon synchrone Ajoutez la possibilité d interrompre/reprendre le comptage. Ajoutez la possibilité qu il compte ou décompte. 27/39 ELECINF102 Tarik Graba

53 Exemples d applications Le Pipeline t p Une fonction combinatoire F de temps de propagation t p Les entrées sorties peuvent être synchrones tant que t p < T CLK Où T CLK est la période d horloge B A CLK F A A0 A1 A2 B B0 B1 B2 C OUT C C0 C1 C2 OUT C0 C1 t p 28/39 ELECINF102 Tarik Graba

54 Exemples d applications Le Pipeline On décompose F en deux fonctions combinatoires F 1 et F 2 de temps de propagation respectifs t p1 et t p2 On s arrange pour avoir t p1 < t p et t p2 < t p Dans cet exemple t p1 + t p2 = t p Les entrées sorties peuvent être synchrones tant que t p1 + t p2 < T CLK 29/39 ELECINF102 Tarik Graba B A CLK t p1 t p2 F 1 C i F 2 A A0 A1 A2 B B0 B1 B2 C i Ci0 Ci1 Ci2 C C0 C1 C2 OUT C0 C1 t p1 t p2 t p C OUT

55 Exemples d applications Le Pipeline t p1 t p2 On peut échantillonner la sortie de la fonction F 1 Les entrées sorties peuvent être synchrones tant que t p1 < T CLK et t p2 < T CLK B A F 1 C i C r F 2 CLK C OUT A A0 A1 A2 On peut donc réduire la période de l horloge Ou augmenter la fréquence B B0 B1 B2 C i Ci0 Ci1 Ci2 C reg Ci0 Ci1 Ci2 C C0 C1 C2 OUT C0 C1 C2 t p1 t p2 30/39 ELECINF102 Tarik Graba

56 Exemples d applications Le Pipeline Le pipeline permet d augmenter la fréquence de fonctionnement. On a augmenté la taille du circuit (Ajout des bascules, modification de la partie combinatoire). On a augmenté la latence initiale. 31/39 ELECINF102 Tarik Graba

57 Plan Introduction La bascule D Logique séquentielle synchrone Applications En SystemVerilog 32/39 ELECINF102 Tarik Graba

58 La bascule D Toujours, à chaque front d horloge, copier l entrée sur la sortie. Sinon, la sortie ne change pas. 33/39 ELECINF102 Tarik Graba

59 La bascule D Toujours, à chaque front d horloge, copier l entrée sur la sortie. Sinon, la sortie ne change pas.(implicite) En SystemVerilog clk) q <= d; 33/39 ELECINF102 Tarik Graba

60 La bascule D La remise à zéro asynchrone sur niveau haut clk or posedge reset) if(reset) q <= 1'b0; else q <= d; 34/39 ELECINF102 Tarik Graba

61 La bascule D La remise à zéro asynchrone sur niveau bas clk or negedge nreset) if(!nreset) q <= 1'b0; else q <= d; 34/39 ELECINF102 Tarik Graba

62 La bascule D La remise à zéro synchrone sur niveau haut clk) if(reset) q <= 1'b0; else q <= d; 35/39 ELECINF102 Tarik Graba

63 La bascule D La remise à zéro synchrone sur niveau bas clk) if(!nreset) q <= 1'b0; else q <= d; 35/39 ELECINF102 Tarik Graba

64 La bascule D l enable sans reset clk) if (en) q <= d; 36/39 ELECINF102 Tarik Graba

65 La bascule D l enable avec reset asynchrone clk or negedge nreset) if(!nreset) q <= 1'b0; else if (en) q <= d; 36/39 ELECINF102 Tarik Graba

66 La bascule D l enable avec reset synchrone clk) if(!nreset) q <= 1'b0; else if (en) q <= d; 36/39 ELECINF102 Tarik Graba

67 Un registre Un registre de 4 bits logic[3:0] d;... logic[3:0] q; clk) q <= d; 37/39 ELECINF102 Tarik Graba

68 Un compteur Un compteur modulo 16 logic[3:0] q; clk) q <= q + 1; Dont on ne connait pas l état initial! 38/39 ELECINF102 Tarik Graba

69 Un registre à décalage Affectations simultanées logic a, b, c, d; clk) begin b <= a; c <= b; d <= c; end logic a, b, c, d; clk) begin d <= c; c <= b; b <= a; end Dans un bloc, entre begin et end, les affectations sont faites simultanément. L ordre n a donc pas d importance et les deux codes sont équivalents. À droite d une affectation <=, l état avant le front. À gauche d une affectation <=, l état après le front. 39/39 ELECINF102 Tarik Graba