CHAPITRE VII. Les Convertisseurs Analogiques Numériques

Transcription

1 CHAPITRE VII Les Converisseurs Analogiques Numériques Olivier Français, 2

2 SOMMAIRE LES CONVERTISSEURS À INTÉGRATION... 3 I LE CONVERTISSEUR SIMPLE RAMPE... 3 I.1 PRINCIPE... 3 I.2 PHASES DE FONCTIONNEMENT... 3 I.3 CARACTÉRISTIQUES... 4 II LE CONVERTISSEUR À RAMPE NUMÉRIQUE... 4 II.1 PRINCIPE... 4 III LE CONVERTISSEUR DOUBLE RAMPE (OU PAR INTÉGRATION)... 4 III.1 PRINCIPE... 4 III.2 PHASES DE FONCTIONNEMENT... 5 IV LE CONVERTISSEUR PAR PESÉES (APPROXIMATIONS) SUCCESSIVES... 5 C EST UNE VIEILLE APPROCHE QUI EST EN PHASE D ÊTRE REMPLACÉE PAR LES CONVERTISSEUR PIPELINE... 5 IV.1 PRINCIPE... 5 IV.2 MISE EN ŒUVRE... 6 V LE CONVERTISSEUR FLASH (OU PAR COMPARAISON DIRECTE)... 7 V.1 PRINCIPE... 7 VI LE CONVERTISSEUR SEMIFLASH... 8 VI.1 PRINCIPE... 8 VII BILAN COMPARATIF RAPIDE DES CAN... 8 VIII CONVERTISSEUR PIPELINE... 8 VIII.1 PRINCIPE... 8 VIII.2 CAS DU PIPELINE N ÉTAGES 1 BITS... 9 IX CONVERTISSEUR ALGORITHMIQUE... 9 X CONVERTISSEUR À SURÉCHANTILLONNAGE... 1 X.1 PRINCIPE... 1 X.2 INFLUENCE SUR LE BRUIT DE QUANTIFICATION... 1 X.3 LE MODULATEUR DELTA X.4 STRUCTURE DELTA SIGMA XI BILAN DES CONVERTISSEURS (1997) VII.2

3 Les Converisseurs Analogiques Numériques Le bu du CAN es de converir un signal analogique coninu en un signal discre e cela de manière régulière (à la fréquence d'échanillonnage). Il exise différens ypes de converisseur qui von se différencier par leur emps de conversion e leur coû (Surface de silicium). n = 1 can i V N bi2 Les converisseurs à inégraion I Le converisseur simple rampe I.1 Principe A la valeur de la ension d enrée on fai correspondre une impulsion don la largeur es proporionnelle à cee ension. Cee impulsion vien conrôler l auorisaion à s incrémener d un compeur. On génère ainsi le code binaire de sorie en compan plus ou moins longemps en foncion de l ampliude du signal à converir. Vc pene : I/C I RAZ Vc C Comparaeur Horloge (T) n Clk Compeur RAZ Comparaeur Compeur dépar RAZ Figure 1 : Principe du converisseur simple rampe I.2 Phases de foncionnemen Phase 1 : RAZ Vc= e N= Phase 2 : Inegraion aux bornes du condensaeur sous un couran consan an que la ension du condensaeur Vc es inférieur à la ension à converir. 1 I Vc = Id = C C Vc < on compe ous les T, T période de l horloge sysème. Phase 3 : Vc= Le comparaeur bascule e bloque le compeur à sa dernière valeur N : C N = I T VII.3

4 On obien une valeur compée N qui es foncion de, C, I e T. I.3 Caracérisiques Avanages : Simple e peu coûeux. Inconvéniens : N dépend de C donc de la olérance sur C. Len car nécessie 2 N cycles d horloges pour effecuer une conversion. Comme il n y a pas de synchronisme enre l horloge e le RAZ, cela indui une imprécision de 1 période au débu e à la fin de la conversion soi une erreur moyenne de 1,5 quanum. II Le converisseur à rampe numérique II.1 Principe Dans ce cas, on remplace l inégraeur analogique par un converisseur N/A : pore Compeur CNA Horloge N Vcna Figure 2 : Principe du converisseur à simple rampe La rampe es ainsi réalisée de manière numérique. Le emps n inervien plus comme variable. III Le converisseur double rampe (ou par inégraion) III.1 principe On effecue une double inégraion de manière à faire s annuler les erreurs dues aux composans : Vref R C RAZ Signaux de commandes Compeur Sories numériques Figure 3 : Archiecure du converisseur double rampe VII.4

5 III.2 Phases de foncionnemen Phase 1: On charge une capacié pendan un emps T, fixé, sous la ension à mesurer. To représene un cycle comple du compeur. Phase 2 : On décharge la capacié sous une ension fixée Vref. Duran cee décharge, on incrémene un compeur (n bis) qui une fois la décharge erminée, sera l'image numérique de la ension à quanifier. On noera qu il fau que Vref e soi de signe opposé. La durée de foncionnemen du compeur es alors : T = To On s affranchi de l inceriude sur la capacié. Seule la ension de référence inervien dans la mesure ainsi que le nombre (N) d impulsions Te enregisrées duran T. On a : To=2 n n Te e T=Ne, d où : N = 2 Vref Ces converisseurs offren une bonne résoluion, mais son rès lens. On peu les uiliser avec des cycles de conversion de 2ms de manière à s affranchir de l influence du seceur (5Hz). Au USA, on uilise des emps de conversion de 16.6ms du à la fréquence du réseau qui es de 6Hz. Ils son uilisés dans le cas de mesure de empéraure, de valeurs quasiconsanes. En insrumenaion basse fréquence, on peu aeindre une résoluion de 18 bis. On ne peu espérer des emps de conversion rès cours car il nécessie au moins 2*2 N cycles d horloge par acquisiion. IV Le converisseur par pesées (approximaions) successives C es une vieille approche qui es en phase d êre remplacée par les converisseur Pipeline. IV.1 Principe On déermine les valeurs des différens bis l un après l aure en commençan par le MSB, un peu à la manière d un marchande de marché : Vref VII.5

6 Vo/2 Vref Vref = b 1 bn n... Vo/2 Non 1 Oui 1 Oui Vo/4 Vo/4 Figure 4 : Principe de la pesée successive Le signal es comparé à une ension de référence: Vo/2. S'il es supérieur, on lui reranche cee valeur e on me le bi de comparaison à '1', sinon on me le bi de comparaison à '' e on le compare à la ension suivane. Vref puis 2 Vref Vref bn 1 ec. 2 4 On effecue ainsi un encadremen progressif de plus en plus fin. Ainsi pour un CAN N bis, en N coups on obien la conversion. Il es plus len que le Flash. Ainsi pour 16 bis, il lui fau en moyenne un emps de conversion de 1µs. Il es rès adapé à des signaux audio. IV.2 Mise en œuvre On dispose d un regisre qui à chaque coup d horloge va décaler le code iniial pour arriver au code final : Horloge Réour (sup = 1; Inférieur = ) Regisre à approx. successives Bascules D n bis C.N.A. Figure 5 : Elaboraion d un converisseur à approximaions successives On effecue une comparaison de la ension à converir avec la ension issue du CNA connecé au regisre. Le premier code issu du regisre es 1 ( Cas d un CAN 4 bis), code correspondan à la ension «moiié» (Vref/2). Puis on décale ce code vers *1 puis **1 ec A la place de «*», on vien placer le résula de la comparaison. Si la ension d enrée es supérieure on posiionne un «1», si elle es inférieure on posiionne un. VII.6

7 Cidessous un exemple de cycle de conversion : 3Vref/4 Vref/ Vcna Sorie regisre Reour Sup. Inf. Sup. Inf. Reenu 1*** 1** 11* 11 Figure 6 : Evoluion du code au cours des pesées successives V Le converisseur Flash (ou par comparaison direce) V.1 Principe Vref 3/4 Q1 1/2 Q 1/4 Figure 7 : le converisseur Flash C'es un réseau de comparaeur mis en parallèle. Un codage sur n bis nécessie comparaeurs e résisances. Le ype de conversion es lié au choix des valeurs de résisances : Posiion Quanificaion linéaire Quanificaion linéaire Résisance Cenrée Par défau Connecée Vref 3R/2 R R R R R Connecée Masse R/2 R n 1 2 La conversion es faie en un coup d horloge, c'es un sysème qui es rès rapide (1 >3Mhz) mais qui coûe rès cher. Uilisé en vidéo (3Mhz), il es limié à 12 bis (coû e fabricaion de l'encodeur). Le passage d un code «hermomérique» au code binaire es rès gourmand en erme de surface de silicium. (2 n1 comparaeurs) e consomme de la puissance. 8 bis 4 Mhz 2.7 W 6*8 mm² 6 bis 6 Ghz 2 W 3*4 mm² VII.7

8 VI Le converisseur semiflash VI.1 Principe La conversion se fai en deux éapes : Phase 1 : on uilise un premier CAN Flash qui déermine les principaux bis de poids for. Phase 2 : on sousrai la ension des bis de poids for à la ension d enrée pour ensuie déerminer les bis de poids faible. Flash 5 bis 5 Poids Fors CNA Flash 8 bis Figure 8 : le converisseur semiflash 8 Poids faibles On uilise un premier CAN sur N1 bis pour déerminer le MSB. Puis un CNA sur N1 bis de manière à rerancher la parie enière, le résidu es converi à l aide d un CAN sur N2 bis. Ainsi en deux coups d horloge on effecue la conversion. L avanage réside en la diminuion de la surface de Silicium nécessaire comparé à un CAN Flash. On appelle aussi ce ype de Converisseurs des converisseurs série parallèle. On peu ainsi augmener la résoluion en diminuan la surface de la puce comparaivemen au Flash, mais on augmenera le emps de conversion. On rouve des CAN sur ce principe en 8 bis à 4Mhz. VII Bilan comparaif rapide des CAN Durée de CV Fréq. Uilisaion Nbre de bis Coû Double pene 2 N cycles khz > 16 bis $ Approximaions N cycles 5 khz 16 bis $$ Flash 1 cycles > 1 Mhz 1 12 bis $$$ VIII Converisseur Pipeline VIII.1 Principe C es un converisseur qui se compore comme un semi flash auquel on a ajoué un E/B enre chaque éage. A chaque coup d horloge, on fai effecue n conversions en parallèle. Chaque conversion éan dédié à une parie du code. En raversan le converisseur (en n clocks), la ension d enrée es converie en commençan par les bis de poids fors e finissan par les bis de poids faibles. VII.8

9 Nous prendrons cidessous le cas d un converisseur pipeline 12 bis décomposés en 3 éages de 4 bis chacun : S/H [n] [n1] *16 [n2] S/H *16 S/H ADC 4 DAC ADC 4 DAC ADC 4 [n] Regiser 4 bis [n1] [n1] Regiser 4 bis Regiser 4 bis [n2] [n2] [n2] MSB... LSB Sage 1 Sage 2 Sage 3 A chaque fron d horloge, on effecue 3 conversions en parallèle au ravers de chaque cellule. Chaque conversion correspond à une parie du code binaire. Eage 1 : MSB de l enrée correspondan à l insan [n] Eage 2 : Bis inermédiaires de l enrée correspondan à l insan [n1] Eage 3 : LSB de l enrée correspondan à l insan [n2] A la fin de chaque éape, on calcule le résidu de la conversion parielle, ce résidu es ensuie recalé à la pleine échelle par une muliplicaion.. Ce converisseur possède un emps de laence nécessaire à la propagaion de l enrée dans les cellules (ici 3 coûs d horloge). Mais une fois le converisseur «chargé», à chaque coû d horloge il sor une daa. VIII.2 Cas du pipeline N éages 1 bis C es une srucure comparable au CV algorihmique : S/H Vr/2 ADC 1 bi bi DAC 1 bi Vr/2 *2 Sage 2 Sage 3... Sage 1 Chaque éage marche en parallèle de manière décalée. Il son uilisable en video (114 bis ; 1khz 1Mhz). Par conre on ne peu faire d asservissemen numérique du à la présence du emps de laence. IX Converisseur Algorihmique La conversion s effecue bi après bi du MSB au LSB. Il suffi de reprendre le premier éage du pipeline (1 bi) e de le reboucler sur lui même : VII.9

10 S/H Vr/2 ADC 1 bi bi DAC 1 bi Vr/2 *2 Sage 1 On effecue un encadremen progressif du code binaire finale. Il fau N coups d horloge pour obenir le code finale qui es obenu de manière série. Bien évidemmen, ce ype de converisseur occupe une surface de silicium réduie, consomme peu e n es pas cher. X Converisseur à suréchanillonnage X.1 Principe Quan on veu améliorer la précision d un converisseur, on augmene le nombre de bis. Dans le cas d un converisseur à suréchanillonnage, on se base sur un codage minimalise (un bi) qui se déroule à rès haue fréquence bien au delà de la fréquence die de shannon (Fe=2Fmax). De cee manière, on éale le specre du brui de quanificaion sur une plus grande gamme de fréquence, amélioran ainsi le rappor signal sur brui. De plus, les converisseurs à suréchanillonage on la paricularié à repoussé le brui en haue fréquence, diminuan d auan ce brui dans la bande passane. C es donc par un échanillonnage à haue viesse que l on augmene la précision. X.2 Influence sur le brui de quanificaion Lors de la numérisaion d un signal sur N bis, le codage de l ampliude sur un nombre fini de possibilié enraîne un brui de quanificaion. Ce brui de quanificaion se caracérise par sa puissance de brui : 2 q Pb = 12 V max avec q le pas de quanificaion Ce qui donne un rappor signal sur brui : Ps SNR db = 1log( ) = 6,2N 1.76dB Pb Un bi de code rajoue 6dB de SNR. Cela revien à dire qu un SNR de 12dB correspond à une quanificaion sur 2bis. La répariion specrale de cee puissance de brui donne une densié specrale de puissance uniforme réparie enre Fe/ e Fe/2 avec comme ampliude : 2 q Dsb(f ) = 12Fe q = N 2 VII.1

11 Signal SNR Brui fe/2 Si on échanillonne le même signal mais cee foisci à une fréquence K fois supérieure, on va diviser d auan la densié specrale du brui qui va cee fois s éaler enre KFe/2 e KFe/2 : Signal SNR Brui fe/2 KFe/2 Ainsi dans la bande de fréquence [ ;Fe/2] la puissance du brui es divisé par K, soi un SNR : SNR db = 6,2N 1.76dB 1log(K) Uiliser une fréquence d échanillonnage 4 fois supérieure à la fréquence die de Shannon revien à augmener le SNR de 6 db soi un gain de 1 bi. Par cee echnique on va pouvoir améliorer le SNR d une chaîne d acquisiion e soulager le filre anirepliemen en enrée de chaîne. En effe il doi laisser passer jusqu à Fmax (Fe/2) e couper au plus à Kfe/2. Pour revenir à un forma e débi de données désiré, on uilise un filre numérique qui perme de mere en forme le brui en le repoussan dans les Haues Fréquences, puis une décimaion (Comb filer) perme en moyennan les données de se recaler à un débi à la fréquence Fe. *************** Evoluion du Specre (voir ransparen ESIEE Exposé) ***************** X.3 Le modulaeur dela Un modulaeur dela se compose d un comparaeur e d un inégraeur. Ve Comparaor Inegraion Fe 1/p V Dela oupu V VII.11

12 On compare le signal d enrée (Ve) à la sorie de l inégraeur (Vs.in). En foncion de cee comparaison, on va venir modifier le signe de la ension d enrée de l inégraeur. De cee manière, la ension Vsin va endre à suivre l évoluion de la ension Ve : Si Ve>Vs.in : on va inégrer posiivemen de manière à «forcer» Vs.in à se rapporcher de Ve. Si Ve < Vs.in : on va endre à faire diminuer Vs.in en appliquan une ension négaive à l enrée de l inégraeur. Dela oupu Inpu comparaor volage On obien une sorie sur un bi en fréquence élevée. Par cee modulaion, on effecue un codage de la pene (dérivée) du signal. La démodulaion reprend la même srucure du modulaeur auquel on associe un filre passe bas. Daa Low Pass filer Analog oupu Remarque : il exise des srucures de modulaeur dela qui adape leur pene d inégraion en foncion de la naure du signal (AN1544 Moorola) X.4 Srucure Dela sigma Cee srucure découle du modulaeur dela. En rajouan sur l enrée du signal un inégraeur, le modulaeur dela effecue alors un codage de l ampliude du signal d enrée. le comparaeur voi deux inégraeurs sur ses enrées, en les faisan alors glisser en sorie du comparaeur, on obien la srucure du converisseur sigma dela : Ve 1/p Inégraeur Fe V Sorie dela V De manière macroscopique, on s assure que la valeur moyenne de la sorie dela suive la valeur moyenne de la ension d enrée. En cas d écar, l inégraeur vien compenser. Vs dela = Ve La sorie es dans ce cas sur un bi en rès haue fréquence. On associe au converisseur un filre numérique décimaeur qui a pour objecif de fournir un signal numérique au forma désiré e à la fréquence souhaiée. De plus il élimine le brui hors de la bande passane du signal. VII.12

13 Modulaeur Sorie sur 1 bi Sorie N bis Filre à Fe numérique décimaeur ******** Modélisaion : (Le gain en SNR es plus que 1log(K) enre e Fe/2) Cours Yves Blanchard (I5) Evoluion specre ************ XI Bilan comparaifs des converisseurs (Chiffres de 1997 ) Type de CV Fréquence Résoluion Surface Surface Consommaion Analogique Numérique Compeur 1Khz 1416 bis 3 ransisors 5 pores 1 mwas Simple rampe 1Khz 112 bis 1 ransisors 1 pores 1 mwas Double rampe 1Khz >16 bis 15 ransisors 15 pores 1 mwas Approx. Successives 1Mhz 1416 bis 3 ransisors 5 pores 1 mwas Algorihmique 1Mhz 1416 bis 1 ransisors 1 pores 1 mwa Flash >1Mhz 1214 bis 25 ransisors 5 pores 1 Wa Subranging 5Mhz 1214 bis 6 ransisors 5 pores 1 mwas Pipeline 1Mhz 112 bis 8 ransisors 2 pores 1 mwas Sigmadela 1Mhz >2 bis 1 ransisors 5 pores 1 mwas Remarque : Comparaeur : 1 ransisors Ampliop : 5 ransisors DAC (N bis) : 2 N ransisors 2 N pores Regisre : 5 pores par bi Compeur : 6 pores par bi VII.13