14èmes RENCONTRES RDE_National Paris Lundi 1er octobre 2012 FPGA et codage du temps

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1 14èmes RENCONTRES RDE_National Paris Lundi 1er octobre 2012 FPGA et codage du temps David HEURTEAU Robert SELLEM Fédération de Recherche LUMAT (DTPI) Orsay

2 Quelques applications nécessitant le codage du temps (1) Utilisation directe Mesure du Temps de Vol d'une particule (TOF) masse, énergie, charge Mesure d'une durée de vie Mesure d'une Fréquence Mesure d'une Phase Marquage en temps (Time Stamping) coïncidence (expérience "triggerless") Journal 2

3 Quelques applications nécessitant le codage du temps (2) Utilisation indirecte Localisation par mesure du temps de propagation dans une ligne à retard dans un gaz d'une onde radio (radar) d'une onde de lumière (lidar) Transport d'information résistant au bruit modulation de durée 3

4 Le FPGA : un codage du temps performant à la portée de tous? La plupart de ces domaines d application demandent une résolution de la mesure du temps comprise grossièrement entre la dizaine de picosecondes et la nanoseconde. L approche du codage du temps à l aide d un FPGA se révèle très adaptée, alliant des performances remarquables à la souplesse et à la facilité de mise en œuvre bien connues des composants configurables. Sauf cahier des charges particulier (coût pour un grand nombre de voies de codage ; consommation), le FPGA devrait s imposer aux dépends de l approche analogique ou des ASICs full custom. 4

5 Stop Donnée Start Base De Temps la fonctionnalité de base d'un TDC mono-voie mono-stop 5

6 mesure unique / mesure multiple Le plus souvent, une expérience n est pas constituée d une seule mesure mais est constituée d un nombre plus ou moins grand de micro-expériences, dont l utilisateur fait la statistique en constituant des histogrammes traduisant des probabilités. Dans la suite de l exposé, nous caractériserons donc un Codeur de Temps en mesure multiple (centre de gravité, écart-type d une collection de mesures). 6

7 Les caractéristiques qui qualifient un TDC en mesure multiple INL résolution / pouvoir de séparation DNL diaphonie stabilité plage de conversion vitesse de codage (double hit résolution multi-hit) nombre de voies (multi-channel) 7

8 N Délai Start - Stop L'INL (ou encore la justesse du convertisseur) 8

9 probabilité probabilité N mieux : le pouvoir de séparation N La Résolution (ou encore la précision du convertisseur) 9

10 probabilité N La DNL C est le paramètre le plus difficile à maîtriser (valeur souhaitable : ~4%) 10

11 probabilité N La diaphonie 11

12 3 mécanismes à la base d un TDC avec une technologie numérique établir une césure (-> résolution) déterminer un pas (-> DNL) découpler la génération des pas des signaux à coder (-> échelle glissante) 12

13 BDT D Q signal à coder CLK * Les signaux D et CLK peuvent être intervertis 1 ère étape : établir une césure la résolution du TDC n'est pas affectée par les jitters générés au niveau de la BDT ou des étages logiques du FPGA, notamment les DCM, les buffers et les bascules D 13

14 Génération du bin BDT Δ idéal + δ 0 δ 1 δ 2 D Q D Q CLK CLK signal à coder δ 3 2 ème étape : définir un bin Δ effectif = Δ idéal + (δ 0 δ 3 ) + (δ 2 δ 1 ) la contribution principale à la DNL est due à la dispersion technologique différentielle (δ 2 δ 1 ) 14

15 Sliding Scale avantages du point de vue des caractéristiques (en mesures multiples) INL 0 (nombre de mesures) 0.5 app num : si le pas de codage du TDC est de 1ns, le CDG de l'histogramme mesurant une durée fixe sera connu à 100ps suite à une centaine de mesures, à 10ps suite à ~10 4 mesures DNL relative σ relative < (σ absolue )² app num : si l'inégalité des bins est de 20% du pas de codage, l'écart-type de la DNL relative (c'est celle qui intéresse l'utilisateur) sera meilleure que 4% du pas de codage Résolution σ < ( Smax) 0.5 Smax est un coefficient lié aux défauts de la distribution des bins app num : si Smax = 0, σ = 0.5 pas de codage 15

16 Sliding Scale avantages du point de vue des fonctionnalités Le codage "en continu" : il n'y a plus de notion de Start, tous les signaux délivrés aux voies Stop sont codés et enregistrés Le codage "backward" : sont codés et enregistrés des signaux Stop arrivant avant le signal Start (le TDC n'a plus de temps de latence au démarrage par un Start) Le "Time Stamping" : le TDC attribue une étiquette (jusqu'à 48 bits) à chacune des données générée par les sources de données de l'expérience (mode "triggerless") 16

17 2 ème partie Ressources et mise en œuvre sur Virtex 4 Les performances obtenues David HEURTEAU FPGAs et codage du temps 01/10/

18 Les ressources du Virtex 4 Chaque macro cellule du Virtex 4 contient: des LUTs des bascules Ordre de grandeur des temps de propagation: 150 ps Moitié inférieure d un Slice du Virtex 4 FPGAs et codage du temps 01/10/

19 Les ressources du Virtex 4 Ressources présentes sur le Virtex 4: Réseau global (8 par région) Réseau regional (2 par région) DCMs IDelay (délai programmable) FPGAs et codage du temps 01/10/

20 Placement/routage Création d une voie de codage: Placement: manuel Routage: - automatique, quelques nets critiques routés manuellement - utilisation de contraintes Puis verrouillage du placement/routage de la voie utilisation de hardmacros FPGAs et codage du temps 01/10/

21 Nécessité de moyens de correction En simulation: DNL = 0 (parfaite) En réalité, sur carte: DNL non nulle, due à la dispersion technologique: des DCMS (chaine des Phase Shift de l interpolateur) des éléments logiques de base (en particulier des bascules) Ecart des bins: jusqu à 100 ps Suffisant pour une résolution de 125 ps : IPs livrées avec une DNL = 4% Pour une résolution inférieure à 125 ps, nécessité de corriger la DNL Moyens de corrections mis en œuvre sur nos propres cartes TDC-V4 FPGAs et codage du temps 01/10/

22 Correction statique Amélioration de la DNL (et de la résolution): Correction des valeurs des Phase Shift des DCMs Correction du placement des bascules de flashage Acquisition: histogrammation de la DNL Calcul des corrections Modification Phase Shift et placement Reconfuration FPGA Correction à 10 ps près Sans correction: DNL absolue 30% Avec correction: DNL absolue 10% FPGAs et codage du temps 01/10/

23 Correction statistique Amélioration de la DNL (au détriment d une dégradation de la résolution): Remplissage d une table de correction de la DNL contenu en ROM (1 par voie) bin 11 bin 12 ROM Correction en temps réel des résultats en sortie de voie La DNL corrigé -> 0 en augmentant la granulométrie Acquisition: histogrammation de la DNL Calcul des corrections Remplissage des ROM Reconfuration FPGA FPGAs et codage du temps 01/10/

24 Sliding Duration Mécanisme de lissage de la DNL: Amélioration de la DNL (légère dégradation éventuelle de la résolution) Ajout d un délai (analogique) au signal d entrée, puis soustraction du délai (valeur numérique) au résultat de codage Signal d entrée Délai TDC Soustraction Résultat de codage Générateur numérique alterne aucun délai ou ajout/soustraction d un délai DNL améliorée: +/- 1,5% passe de +/- 3% à +/-1,5% mais résolution légèrement dégradée (σ = 0,48 pas) Lissage de la DNL FPGAs et codage du temps 01/10/

25 Carte TDC-V4 Carte réalisée par la DTPI, à base d un Virtex 4, au format PCI (ou Compact PCI) FPGAs et codage du temps 01/10/

26 Performances obtenues sur TDC-V4 Version pas = 120 ps : Plage de codage: 26 bits (8 ms) INL: 0 (avec la statistique) Double hits resolution < 2,5 ns log 2,35 ns DNL : < 2% Resolution: 60 ps log Pouvoir de séparation log 430 ps TOF σ = 0,47 pas En cours de caractérisation: pas 60 ps, résolution: 35 ps FPGAs et codage du temps 01/10/

27 Conclusion Xilinx Virtex 4 et ultérieurs fournissent des ressources adaptées au codage du temps Jitters de l oscillateur à quartz et de la logique du FPGA négligeables (pour une résolution > 30 ps) Temps de codage < 3 ns ; diaphonie négligeable Stabilité des switching charateristics => permet la correction des dispersions technologiques (calibration unique et définitive) pour les résolutions les plus exigeantes sans correction Résolution: 125 ps 35 ps DNL relative (en σ): 4% 2 % avec correction IPs livrées sans correction; corrections disponibles seulement sur nos propres cartes TDC-V4 Nécessite une maîtrise absolue de la topologie d'implémentation Prêter attention à la dissipation thermique Impossibilité des ASICS disponibles de répondre aux besoins particuliers de certaines expériences exemple: associer un numéro de détecteur (collaborations APC, INMC) Approche analogique: ne présente plus d intérêt par rapport à l approche FPGA (sauf problème de consommation et de prix de revient) FPGAs et codage du temps 01/10/