1. Outil "System Generator" 2. Réalisations de 2 cartes avec FPGA

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1 Fabrice Aubépart Département Geii Marseille 1. Outil "System Generator" 2. Réalisations de 2 cartes avec FPGA Colloque Geii Marseille 30, 31 mai et 1 juin

2 Outil "System Generator" Interface entre Matlab/Simulink et ISE (Xilinx) : Conception et simulation de systèmes numériques dans un environnement graphique (Simulink) à partir de blocs IP et descriptions VHDL et code matlab. Génération automatique du code VHDL ou verilog au niveau RTL. Co-simulation logicielle (Simulink) Matérielle (FPGA) par communication JTAG. Co-Design Logicielle (µc 32 bits RISC 'Microblaze') + Matérielle (blocs IP, VHDL, code matlab). Colloque Geii Marseille 30, 31 mai et 1 juin

3 Outil "System Generator" : exemple : conception d'un filtre numérique de type 'RIF' Bloc de configuration Outil d'aide à la conception du filtre numérique Bloc IP : Filtre FIR Interface entre données de type réel et données en binaire Interface entre données en binaire et données de type réel Colloque Geii Marseille 30, 31 mai et 1 juin

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8 Outil "System Generator" : Simulation (analyse spectrale) Colloque Geii Marseille 30, 31 mai et 1 juin

9 Outil "System Generator" : Co-simulation logicielle/matérielle Bloc correspondant au filtre sous forme de fichier de programmation du FPGA Colloque Geii Marseille 30, 31 mai et 1 juin

10 Outil "System Generator" : conception blocs IP + importations VHDL Driver pour CAN (VHDL) Bloc IP : Filtre FIR Driver pour CNA (VHDL) Après génération de la netlist VHDL ou verilog : Placement et Routage avec outil ISE (Xilinx) Blocs IP Colloque Geii Marseille 30, 31 mai et 1 juin

11 Outil "System Generator" Avantages : Conceptions et simulations rapides (prise en main rapide), Validation de l'architecture par co-simulation, Possibilités d'importations VHDL, etc. Inconvénients : Nécessite Matlab/Simulink et plusieurs ToolBox, Trop haut niveau? (manque de clarté), Notion de temps d'échantillonnage quelques fois délicate Colloque Geii Marseille 30, 31 mai et 1 juin

12 Réalisation de cartes Carte avec Virtex2 (Xilinx) ROM de configuration Carte FPGA : 33 mm x 60 mm (4 couches) 5,5 grammes, FPGA Alimentations : 3,3 V et 1,5 V Colloque Geii Marseille 30, 31 mai et 1 juin

13 Réalisation de cartes Carte avec Virtex4 (Xilinx) Connecteur JTAG Connecteur 9 pins 8 Filtres DEMs & Conversion I/V 5V Connections Photorecepteurs JATG Config 3,3V PromP XCF08P 3,3V CAN 108S102 3,3V CAN 108S102 3,3V Master serial Config 1,8V Horloge LTC ,3V 1,2V 2,5V 3,3V 3,3V 5V Ctr CAN Ctr CAN FPGA Virtex4 CTR CNA Ctr CNA Butée Gauche Butée Droite CNA CNA PWM Lat_D PWM Lat_G Sens Ar_G Sens Ar_D 3,3V Cmd Moteur Tête 3,3V Cmd Moteur Turbine Connections vers Carte Tête Modifiée Connections vers Carte Moteurs Connection Gyromètre CAN 101S101 Ctr CAN PWM AR_D PWM AR_G Connection Alimentation 3,7 Volts XC9801 LTC3417 LTC3417 5V 3,3V 2,5V 1,8V 1,2V Port libre 16 pins Reset LED 5V Colloque Geii Marseille 30, 31 mai et 1 juin

14 Réalisation de cartes Carte avec Virtex4 (Xilinx) Opération Réalisation de la carte Soudage des composants Prix euros HT 237 euros pour 6 cartes (quantité minimum) 50 euros (par composant : FPGA, mémoire) Coût total : 503,34 euros Composants Prix euros HT FPGA Virtex-4 FX euros PROM XCF08P 11 euros Autres 30 euros Colloque Geii Marseille 30, 31 mai et 1 juin

15 Réalisation de cartes Questions lors de la conception : Achat des composants (FPGA, mémoire de configuration) : Où acheter? Coût? Quel composant (FPGA)? Règles de dessins : Comment? Définir les capacités de découplage et les alimentations : Comment estimer? Réalisation du PCB : Combien de couches? Où faire? Soudage de certains composants (FPGA, mémoire de configuration) : Où? Colloque Geii Marseille 30, 31 mai et 1 juin

16 Merci Des démos! Démos avec System Generator Bâtiment B département Geii (suivre les flèches) Démo de l'outil Chipscope (Xilinx) : Analyse logique des signaux d'une architecture à l'aide de blocs IP utilisant la mémoire interne du FPGA. Schéma de principe Colloque Geii Marseille 30, 31 mai et 1 juin